Запоминающее устройство

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ рц 98356 Союз СоветскиаСоциалистическихРеспублик(22) Заявлено 10.10,80 (21) 32197 б 5/18-24с присоединением заявки Йо(1) М Кп з С 11 С 19/00 Государственный комитет СССР г по делам изобретений и открытийОпубликовано 212.82. Бюллетень М 9 47 53)УДК б 81,327. . бб (088. 8) Дата опубликования описания 2-3-. 12.82(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО Изобретение относится к вычисли.тельной технике, в частности к технике запоминающих устройств, и может быть использовано в средствахсвязи, средствах отображения информации,автоматике.и телемеханике.Известно запоминающее устройство,содержащее первую группу транзисторов, которые являются элементами памяти и расположены на поверхности полупроводниковой подложки. Каждыйтранзистор имеет эмиттерную, базовуюи коллекторную области. Областьэмиттера соединена с шиной столбца,Базовая область размещена ниже эмиттерной области.и обладает плавающимипотенциалами,Коллекторная область находитсяпод базовой областью и образует рядматриц памяти. Узел программированиясодержит вторую группу транзисторов,, сформированных на поверхности полупроводниковой подложки, с целью подачи напряжения между эмиттерной и коллекторной областями, по крайней мере, одного выбеного транзистора из первой группы,чтобы инвертировать смешение эмиттерно-базового перехода выбранного транзистора. В результате происходиткороткое замыкание перехода эмиттербаза, ширина базы транзисторов первой группы больше, чем у транзисторов второй группы ( 1.Недостатками известного устройства являются относительно большой объем оборудования на бит запоминаемой информации, а также сложная функциональная схема. Наиболее близким к предлагаемому по технической сущности является запоминающее устройство, содержащее дешифратор адреса, выходы которого соединены с группами запоминающих элементов, подключенных выходами к основным шифраторам, регистр числа, дополнительную группу запоминающих элементов и подключенный к их выходам дополнительный шифратор, элемен ты И и ИЛИ, блоки контроля, входы каждого из которых подключены к входам соответствующего основного шифратора, причем первые входы элементов И подключены к выходам дополнительного шифратора, вторые входы попарно соединены с выходами блоков контроля, а выходы подключены к регистру числа через элементы ИЛИ, вторые входы которых соединены с выходами основных шифраторов2.3 98375 б 0000101101001111000 Недостатками известного устройства является сложное структурноеего выполнение, малая емкость запоминаемой инФормации на единицу обьемаоборудования, узкая область примененйя.Целью изобретения является упроще-ние устройства.Поставленная цель достигается тем,что в запоминающее устройство, содержащее дешифратор, вхолы которогоявляются входами устройства, входные элементы ИЛИ, входы которых соединены с выходами первой группы дешифратора, регистр хранения единиц,входы которого соединены с выходамивторой, группы дешифратора, накопитель, выполненный на регистрах, входы первой группы которого соединеныс выходами третьей группы дешифратора, входы второй группы накопителясоединены с выходами входных элементов ИЛИ, выходные элементы ИЛИ, выходы которых соединены с входами регистра числа, выходы регистра числа являются выходами устройства, введеныкоммутатор и блок умножения, входыпервой группы которого соединены свыходами четвертой группы дешифратора, выходы накопителя соединены свходами коммутатора, выходы которогосоединены с входами второй группыблока умножения, входы третьей группы которого соединены с выходом регистра хранения единиц, выходы блока умножения соединены с входамивыходных элементов ИЛИ,На чертеже изображена функциональ- З 5ная схема запоминающего устройства.Предложенное устройство содержитдешифратор 1, регистр 2 хранения единиц, накопитель 3, выполненный нарегистрах, входные элементы ИЛИ 4, 40коммутатор 5, блок,б умножения, вы 1 2 3 4 5 б 7 8 9 10 11 Например, разряды 5, б, 7, 9, 10, 11, 13, 14, 15 являются общими соответственно для первой и второй, второй и третьей, третьей и четвертой частей линейки сжатой информации.Устройство функционирует следующим образом.На входы устройства поступает многоразрядное двоичное слово.Количество разрядов в слове может изменяться в пределах от единицы до какого-то конечного числа К.1 ф ИК, где И - число разрядов в слове. С выхода дешифратора 1 двоичное слово поступает в накопитель 3 и регистр 2 хранения единиц.Записав информацию в регистр 2 и накопитель 3, ЭВМ (не показано) формирует адреса к группе входных элементов ИЛИ 4, регистру 2, накопи ходные элементы ИЛИ 7, регистр 8чисел,Характерной особенностью предлагаемого запоминающего устройства является то, что построение его предложено на принципе перемножения частейлинеек сжатой информации с соответствующими комбинациями единиц. В результате перемножения указанной информации образуются столбцы частныхсомножителей. В этих столбцах содержится необходимая информация для ЭВМ.Линейка сжатой информации - пакетф 1-разрядных комбинаций на все сочетания, сжатий в линейку со значительно меньшим числом разрядов, чем впакете. Пакеты состоят из одно-, двухи И -разрядных комбинаций на всесочетания. Для каждого пакета комбинаций имеется соответствующая линейка сжатой информации.,Так, например, для пакета четырехразрядных комбинаций на все сочетания0 1 2 3 4 5 б 7 8 9 10 11 12 13 14 15 0000000011111111 00001111000 О 1 1 1 1 00110011001 1 00101010101010101 имеется линейка сжатой информациииз девятнадцати разрядов1 1 О 1 0 0 1 1 В лИнейке сжатой информации содержатся все комбинации соответствующего пакета.Если пронумеровать по порядку разряды лннейки сжатой информации и разделить ее на семираэрядные части, то образуются четыре части с общими разрядами для .смежных частей линейки сжатой информации.12 13 14 15 1 б 17 18 19 телю 3 и блоку 8 и передает их на вход дешифратора 1,По адресу дешифратора из регистра 2 и накопителя 3 считываются комбинации единиц, часть линейки сжатой информации и передаются на входы блока б и коммутатора 5.Общие разряды части линейки сжатой информации считываются единичны 1ми уровнями входных элементов ИЛИ 4. В коммутаторе 5 часть линейки сжатой информации коммутируется и передается на входы блока б. В блоке 8 осуществляется перемножение части, линейки сжатой информации с, комбинацией единиц.В результате перемножения в группах элементов И блока б образуются полные столбцы частных сомножителей (комбинации), соответствующие десятичным числам О, 1, 2, 5:5 983756 . 60 0 0 0 1 0 1 - первая часть линейки сжатойинформации,1 1 1 1 - комбинация единиц,0000 101 0 0 0 0 1 0 1 частичные сомножители 0000101 Формула изобретения 1. Патент США Р 4045784,кл, С 11 С 17/00, 1977,2. Авторское свидетельство СССРР 572849, кл. С 11 С 17/00, 1976(прототип). 0 0 0 О 100 1неполные полные неполныестблбцы столбцы столбцыСхема блока 6 выполнена так, чтонеполные столбцы частных сомножителейв блоке 6 не образовываются. При перемножениивторой, третьей и четвертой части линейки сжатой информациис четырехразрядной комбинацией единицв группах элементов И блока 6 образуются комбинации, соответствующие десятичным числам 11, 6, 13, 10, 4,9 г Зф 7 15 г 14 ю 12 ф 8По адресу дешифратора 1 из соответствующей группы И блока 6 считывается требуемая комбинация и передается на вход выходных элементов ИЛИ 7.С выхода выходных элементов ИЛИ 7комбинация передается в регистр 8,а из него на выход устройства (на- .пример, в ЭВМ). Если требуется другая комбинация этой части линейки,то она Формирует адрес к этой группе элементов И блока 6, в которойсодержится эта комбинация и передаетего на вход дешифратора 1, По адресус выхода дешифратора 1 из блока 6считывается комбинация и через посредство выходных элементов ИЛИ 7передается в регистр 8, а затем навыход устройства.В этом случае ЭВМ не обращаетсяк накопителю 3 и регистру 2 за частью 40линейки сжатой информации и комбинацией единиц, Если ЭВМ требуется выбрать комбинацию из другой части линейки сжатой информации, то она формирует адрес .к входным элементам 45ИЛИ 4, к накопителю 3, где хранитсятребуемая часть линейки сжатой информации и к группе элементов И блока 6.По этим адресам дешифратор 1 из накопителя, 3 считывает другую частьлинейки сжатой информации и посредствои коммутатора 5 передает ее вблок 6, В блоке 6 выполняется операция умножения аналогично первой части,По адресу дешифратора 1 считывается необходимая комбинация и черезпосредство выходных элементов ИЛИ 7передается в регистр 8, затем в ЭВМ.При выборе. другой комбинации из второй части линейки сжатой информации 60обращение к накопителю 3 и регистру2 хранения единиц также не требуется. Выбор информации из других частей линейки сжатой информации выполняется аналогично описанным частям линейки.У предлагаемого запоминающего устройства объем оборудования на бит запоминаемой информации примерно в 2-3 раза меньший, чем у известного, при этом функциональная схема предлагаемого устройства существенно упрощена. Запоминающее устройство, содержащее дешифратор, входы которого являются входами устройства, входные элементы ИЛИ входы которых соединены с выходамй первой группы дешифратора, регистр хранения единиц, входы которого соединены е выходами второй группй дешифратора, накопитель, вы-. полненный на регистрах, входы первойгруппы которого соединены с выходами третьей группы дешифратора, входы второй группы накопителя соединены с выходами входных элементов ИЛИ, выходные элементы ИЛИ, выходы которых. соединены с входами регистра числа, выходы регистра числа являются выходами устройства,о т л и ч а ю щ е ес я тем, что, с целью упрощения устройства, в него введены коммутатор и блок умножения, входы первой группы которого соединены с ныходамичетвертой группы дешифратора, выходы накопителя соединены с входами коммутатора, выходы которого соединены с входами второй груп пы блока умножения, входы третьей группы которого соединены с выходом регистра хранения единиц, выходы блока умножения соединены с входами выходных элементов ИЛИ. Источники информации,принятые во внимание при экспертизе983756 9933/61 Тираж 622 ВНИИПИ Государственного комитета по делам изобретений и открыти 113035, Москва, Ж, Распуская наб/5 лиал ППП Патент , г.ужгород, ул.Проект Составитель А. Воронин Редактор Н. Лазаренко Техред З.Палий Корректор И. Ватрушкина