Устройство для вычисления модуля комплексного числа

(21) (22) (46) (72) (53) (56) Р 623 У 99 МОДУЛЯ к вычис 1 ть испол 7 СУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ИСАНИЕ ИЗ СКОМУ СВИДЕТЕЛЬСТВ 40101 13/ 24-2416.12.8523 04.87. Бюл. У 15В.Е.Козлов681,325(0888)Авторское свидетельство СССР202, кл. С 06 Р 7/38, 1976.торское свидетельство СССР034, кл. С 06 Р 7/552, 1981.(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕ КОМПЛЕКСНОГО ЧИСЛА(57) Изобретение относитсялительной технике и может б зовано в быстродействующих специализированных вычислителях. Цель изобретения - повышение быстродействия. Устройство содержит схему сравнения 1,коммутатор 2 и два сумматора 3 и 4.Новым в устройстве является использование двух блоков 5 и 6 одноразрядных сумматоров, состоящих из одноразрядных трехвходовых сумматоров. Предлагаемое устройство может найти применение в средствах цифровой обработки сигналов с квадратурными каналамидля вычисления модульного значениясигнала. 2 ил.4 2Работа устройства основана на аппроксимации вычисляемой функции следующей приближенной зависимостью: 1 Х + 1 = А+05(Х + У).На входные шины 7 и 8 поступают двоичные коды абсолютных значений величин Х и У. Схема 1 обеспечивает формирование сигнала На входы первых блоков 5 поступают коды ( ХХ 1/2 иУ 1/2, которыеобразуют трехрядную кодовую матрицу(К М) Б.= 1 Х+ (Х+ У.1)/2.Процесс преобразования КМ иллюстрируется (фиг.З) с помощью сумматоров10 блоков 5 до двухрядной КМ, образованной из разрядов сумм Я и переносов Р, за один такт работы 7 одноразрядного сумматора - первый шагпреобразования. Двухрядный код с выхода блока 5 подается на входы сумматора 3, где за время Гобразуетсяоднорядный код результата (для схемыбез ускорения переносов 7 = и Т )5второй шаг.Точками (фиг.З) изображены двоичные разряды кодов соответствующеговеса. Рамки окружают разряды, подаваемые на входы сумматора, Номерашагов проставлены возле горизонтальных линий,Аналогичным образом одновременнов блоках 6 и в сумматоре 4 формируются значения К= 1 У+ (1 Х ( + 1 У 1) /2.Коммутатор 2 фактически выполняетлогическую функцию а К 7 а К.2 = К,обеспечивая появление результата вычислений К Х+ Уна выходе 9устройства,В пределах блоков 5 и 6 шина х-го разряда первого входа (1 = 1 и) соединена с первым входом х-го сумматора 10, шина 1-го разряда второго и третьего входов- с вторым и третьим входами (-1)-го сумматора 10 соответственно, выходы сумм 3-Х (3 - 551 и) и выходы переносов к Х сумматоров 10 (1 с = О и) подключены соответственно к первой и второй группам выходных шин. Предлагаемое устройство может найти применение в средствах цифровой обработки сигналов с квадратурными каналами для вычисления модульного значения сигнала1 130567Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специализированных вычислителях.Цель изобретения - повышение быст родействия.Преобразователь многорядного кода содержит и+1 одноразрядных трехвходовых сумматоров, входы которых соединены с шинами разрядов соответст- Ю вующего веса первого, второго и третьего входов преобразователя, а выходы сумм и переносов - с шинами соответствующего веса первой и второй групп выходов преобразователя соот ветственно.На фиг.1 представлена структурная схема предлагаемого устройства; на фиг,2 - структурная схема блока одноразрядных сумматоров для случая п=З; 20 на фиг,З - процесс преобразования кодовой матрицы (КМ),Устройство (фиг.1) содержит схему 1 сравнения, коммутатор 2, первый и второй сумматоры 3 и 4, первый и вто рой блоки 5 и 6 одноразрядных сумматоров, входы 7 и 8 величинХ 1 и 1 У 1 соответственно и выход 9. Группа одноразрядных сумматоров (фиг,2) содержит п + 1 одноразрядных трехвходо вых сумматоров 10. К входам схемы 1 сравнения и первым входам блоков 5 и 6 подключены и-разрядные входы 7 и 8 устройства35 соответственно, к второму и третьему входам блоков 5 и 6 - со сдвигом в сторону младших на один разряд входы 7 и 8 соответственно, выход схемы 1 соединен с управляющим входом коммутатора 2, к информационным входам которого подключены выходы сумматоров 3 и 4, к входам последних подключены группы выходных шин первого 5 и второго 6 блоков соответственно, выход 45 коммутатора 2 является выходом 9 устройства.если 1 Х)1 У 1; а =О, еслиХ 1 (У 1. Точность вычисления функции соответствует точности, обеспечиваемойизвестным устройством, хотя имеетсяпринципиальная возможность использования значения дополнительного разряда, снимаемого с выхода суммы младшего разряда сумматора 10 преобразователя 5 или 6 без аппаратурных затрат,для повышения точности,3 1305 б 74Формула и зо бр ет енияс фиг.ЛХх/гУ /2(з) 3 2 1 Р2юФиг. 3 Составитель З.ШершневаТехред Л.Олейник Корректор С.Черни Редактор Н.Рогулич Заказ 1452/4 б Тираж 673 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Произвопственно-полиграфическое предприятие, г.Ужгород, ул.Проектная, 4. Устройство для вычисления модуля комплексного числа, содержащее схему сравнения, коммутатор, два сумматора, 5 входы аргументов Х и У. устройства соединены с первым и вторым информационными входами схемы сравнения соответственно, выход которой соединен с управляющим входом коммутатора, 10 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены первый и второй блоки одноразрядных сумматоров, первые информационные входы которых подключены к 15 входам аргументов Х и У устройства 4оответственно, входы аргументов Х и У устройства соединены со сдвигом на один разряд в сторону младших разрядов с вторыми информационными входами первого и второго блоков одноразрядных сумматоров соответственно и с третьими информационными входами второго и первого блоков одноразрядных сумматоров соответственно, выходы сумм и переносов которых соединены с входами первого и второго слагаемых второго и первого сумматоров соответственно, выходы которых подключены к первому и второму информационным входам коммутатора, выход которого является выходом устройства.