Устройство для контроля функционирования интегральных схем памяти

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Своз СоветскихСоциалистическихРескублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополнительное к авт. свид-ву(22) Заявлено 21,0378 (21) 2592831/18-25 Р т ) М. КЛ.З С 01 й 31/26 с присоединением заявки М 9 Государственный комитет СССР по делам изобретений и открытий(5 н) устРОЙстВО для кОнтРОля ФункциОниРОВАния ИНТЕГРАЛЬНЫХ СХЕМ ПА 4 ЯТИ Изобретение относится к электронной промышленности и может быть . использовано для функционального контроля интегральных схем с высоким уровнем интеграции, в частности больших интегральных схем оперативных запоминающих устройств (БИС ОЗУ), а также для их испытаНий при массовом производстве, когда необходимо производить контроль функционирования большого числа однотипных схем, проходящих испытания под электрической нагрузкой.Известны устройства для контроля функционирования интегральных схем, осуществляющие проверку по принципу "годен-браки, В них формируется определенная кодовая информация " программа проверки, которая передается на испытуемую схему, а поступакивая с функционирующей схемы информация сравнивается с ожидаемой, содержащейся в программе проверки. Совпадение поступающей информации с ожидаемой характеризует работоспособность испытуемой схемы на заданной рабочей частоте, т.е. способ-. кость выполнять на этой частоте заданные логические операции 1), 23 и Е 3). Укаэанные устройства универсальны, могут осуществлять проверку функционирования различных логических БИС, но имеют низкую производительность, так как с их помощью одновременно можно осуществлять проверку толькоодной БИС ОЗУ. Наиболее близким техническим решением к предлагаемому является устройство, которое содержит подключающее устройство для включения испытуемой схемы, блок задания входных воздействий, компаратор данных, соединенный по входам с блоком задания ожидаемой информации, подключающим устройством и блоком управления, который подключен к блоку задания ожидаемой информации и к ЭВИ Г 4).Недостатком известного устройства также является низкая производительность контроля Функционирования схем, особенно медленно работающих .БИС ОЗУ с высокой информационной емкостью. Например, для ОЗУ емкостью 4096 бит продолжительность проверки одной схемы на частоте 1 МГц в заВисиМости от алгоритма проверки, определякщего достоверность контроля, составляет от 34 сдо 17 ч, При массовом контроле такиезатраты времени недопустимы.Цель изобретения " обеспечение .возможностн одновременного контроляи схем памяти и повышение тем самымпроизводительности устройства, 5Поставленная цель достигается тем,что в устройство дополнительно введены иподключающих устройств, и буферных каскадов, икомпараторов данных и и регистров памяти результатов 10контроля, причем подключающие устройства через буферные каскады соединены с выходом блока задания- входныхвоздействий, а также с входами компа"раторов данных, которые вторыми парал 5ельно соединенными входами подклюены к выходу блока задания ожидаемой информации, третьими, также параллельно соединенными входами - к выходу блока управления, а выходамисоединены через регистры памятирезультатов контроля с соответствующими входами блока управления,Такое устройство позволяет осуществлять проверку Функционирования одновременно и БИС ОЗУ вместо одной, увеличивая производительность оборудования в и раз.На чертеже представлена блок-схема предлагаемого устройства для контроля Функционирования интегральныхсхем памяти.Устройство содержит подключающие.устройства 1, 1 и для подключенияи контролируемых схем, буферные каскады 2, ,2 п , предназначенные для 35усиления согласования и развязкивходных сигналов с блока 3 заданиявходных воздействий, компараторы 4,,4 и данных аппо количеству контролируемых схем), блок 5 задания ожи даемой информации, регистры ббйпамяти результатов контроля, служащие для хранения информации о результатах проверки каждой схемы,блок 7 управления и ЭВМ 8. На чертеже для простоты понимания предлагаемого решения не показаны режимные источники питания, коммутаторывыводов испытуемых БИС, устройствасогласования уровней (БИС - транслято 50ры сигналов), блок формирования рабочей частоты и строб-импульсов, блокфОрмирования адресных сигналов.Устройство работает следующимобразом.КонтролируемЯе БИС ОЗУ помещаются 55в подключающие устройства 1, ,1,Из ЭВМ 8 через блок 7 управления виблок 3 задания входных воздействийи блок 5 ожидаемой информации заносятся данные, необходимые для выполнения программы контроля в зависимости от типа контролируемой БИСи выбранного алгоритма. После вводапрограммы контроля из ЭВМ 8 кодыинформационных частей команд преоб разуются в необходимые аналоговые сигналы. По команде ЭВМ "Начало контроля" формируется адрес начальных ячеек контроля БИС, в память которых с блока 3 задания входных воздействий параллельно через буферные каскады 2, ,2 и заносится требуемая контрольная последовательность сигналов. Занесенная в ячейки памяти БИС контрольная последовательность сигналов подается на один из входов компараторов 4,4 данных. на вторые входй которых параллельно подается контрольная последовательность сигналов ожидаемой информации с блока 5 задания ожидаемой информации.Компараторы 4, ,4 и данных сравнивая входную и ожидаемую инФормацию, формируют сигналы результаты сравнения, которые записываются в регистры 66 памяти результата контроля, Пройдя, таким образом, последовательно все ячейки памяти контролируемых БИС, регистры памяти результата контроля получают и хранят полную информацию о результатах проверки. По окончании контроля полученная информация через блок 7 управления последовательно с каждого регистра считывается в ЭВМ 8,В данном устройстве по сравнению с известным благодаря введению новых элементов, которые привели к небольшому его усложнению, существенно пОвышена производйтельность основного дорогостоящего оборудования и эФфективность его использования,Формула изобретенияУстройство для контроля Функционирования интегральных схем памяти, содержащее подключающее устройство для включения испытуемой схемы, блок задания входных воздействий, компаратор данных,.соединенный по входам с блоком задания ожидаемой информации, подключающим устройством и блоком управления, который подключен к блоку задания ожидаемой информации и к ЭВМ, о т л и ч а ю щ е е с я тем, что, с целью обеспечения возможности одновременного контроля и схем памяти и повышения производительности, в него дополнительно введены иподключающих устройств,и буферных каскадов, икомпараторов данных и и регистров памятирезультатов контроля, причем подключающие устройства через буферные каскады соединены с выходом блока эадания входных воздействий, а также с входами компараторов данных, которые вторыми параллельно соединенными входами подключены к выходу блока задания ожидаемой информации, третьими, также параллельно соединенными входами - к выходу блока управления,947789 Составитель Ю.БрызгаловТехред С. Мигунова Корректор Ю.Макарен Редактор риша 717го комитета СССРй и открытий Раушская наб.,/69 Тираж ВНИИПИ Государствен по делам иэобрете 113035, Москва, Жакаэ 56 Подписно 4 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 а выходами соединены через регистрыпамяти результатов контроля с соответствующими входами блока управления.Источники информации,принятые во внимание при экспертизе1. Валиев В.Х. и др. Методы контроля полупроводниковых ОЗУ. - Электронная,промышленность", 1974, Р 7,с12.2. Богородицкий Л,А. и др. Многопостовой комплекс "Элекон-СД" 1 О"Электронная промышленность", 1975, У 1, с,24-35.3, Вальков В,М., Ажаткин Д.И.Принципы построения автоматизированных систем контроля БИС-"Электронная промышленность", 1973, 9 2, с. 68-74.4. Данилин Н,Н., Попель Л.М.Установка функционального контроля БИС ОЗУ "Элекон ф-ЭУ", - "Электронная промышленность", 1977, 9 2, с. 20-24(прототип).