Устройство для контроля памяти

Сфез СоветсинкСфцналнстнчвсинкРеспублик ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(72) Автор изобретения С.Шев 1) заявитель УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯ Изобретение о ится к запоминаю щим труктурная оля памяти. вый 1 и вто мутатор 3, формироваустроиствам.По основному авт.св. У 739658известно устройство для контроля памяти, содержацее блок формированиятестов, выходы которого подключены кодним входам блока формирования импульсов записи и чтения, регистра числаи блока сравнения, другие входы которых соединены соответственно с выхо 1дом блока местного управления, входом устройства и выходом регистрачисла, первый регистр адреса, блокуправления, второй регистр адреса,триггер и коммутатор, выход которогосоединен с выходом устройства, авходы подключены соответственно к выходам триггера и регистров адреса,входы триггера и второго регистраадреса соединены с выходами блокауправления 1,Недостатком описанного устройства является то, что оно не позволяетФормировать адресные переходы внутри креста, строки или столбца матрицы информации, позволяоцие генерировать сокраценные тесты, что вызываетувеличение времени контроля и, следовательно, снижает быстродействие устройства,Цель изобретения - повывение быстродействия устройства.Поставленная цель достигается тем,что в устройство для контроля памятивведены третий регистр адреса и элемент И, первый вход которого соединенс выходом второго регистра адреса,второй - с одним из выходов блока формирования тестов,выход - с первымвходом третьего регистра адреса, второй вход которого является управляющим, а выход соединен с одним из входов коммутатора.На чертеже изображена ссхема устройства для контрУстройство содержит перрой 2 регистры адреса, комблок ) управления, блок 5ФФормула изобретения3 9345ния тестов, третий регистр б адреса,элемент И 7, триггер 8, блок 9 формирования импульсов записи и чтения,регистр 10 числа, блок 11 сравнения,блок 12 останова и блок 13 местногоуправления,Разрядность адреса р проверяемогоблока оперативной памяти состоит изколичества строк в и столбцов и в матрице памяти 1 Ер=в+и .Разрядность регистра 2 равна числустрок щ, а разрядность регистра 6 равна числу столбцов и. Выходные сигналырегистрое 2 и 6, поступая на соответствующие входы коммутатора 3, на еговыходе образуют полный адрес проверя.емого блока памяти.Устройство работает следующим образом, 20При формировании адресных переходов типа крест из блока 4 управленияна блок 5 и регистры 1, 2 и 6 поступают установочные сигналы. Блок 5выдает на элемент И 7 запрещающий 25потенциал.Проверка начинается с исходногонулевого адреса, который устанавливается на регистре 1. В регистре 2 устанавливается первый адрес, соответст- зовующий первой строке, а в регистре 6устанавливается адрес нулевого столбца. По сигналам из блоков 4 и 5 запускаются триггер 8 и блок 9 формирования импульсов записи и чтения, ипо двум адресам, определяемым состояниями регистра 1 и суммой адресоврегистров 2 и 6, выполняется обращение, соответствующее заданному тес"ту, Далее добавляется единица в регистр 2 и аналогичное обращение про"изводится по следующей паре адресов:адрес регистра 1 и новый адрес регистров 2 и б.Аналогичным образом производятсяобращения по остальным адресам столбца до достижения регистром 2 адресана единицу меньшего исходного, т.е,нулевого. Прекращается добавление единицы в регистр 1 и начинается подача 50этих сигналов в регистр 6, которыйустанавливается в состояние первогоадреса - адреса первого столбца. После обращения по данной новой пареадресов производится обращение подругой паре адресов, о 1 лйчающейсясостоянием регистра 6 1 адрес второго столбца), и т.д. до достиже 53 4ния регистром Ь исходного состояния, равного состоянию регистра 1. Первый такт формирования адресных переходов окончен. Второй и последующий такты производятся аналогично с добавлением единицы в регистры 2 и 6 до достииения ими исходного состояния, равного состоянию части и регистра 1( для регистра 6) и части щ регистра 1для регистра 2). Характер обращения по каидому из адресов в проверяемой паре определяетсяблоком 9, а обращение к тому или иному адресу в паре определяется триггером 8 в зависимости от заданногопроверяющего теста.Для формирования адресных переходов внутри строки или столбца в такте обращения перебор адресов произ, водится только одним из регистров,второй же постоянно находится в состоянии, равном соответствующей частив или и регистраПри фоРмировании адресных переходов для тестов типа М(где Мемкость проверяемого блока памяти)из блока 5 выдается разрешающий потенциал на элемент И 7, через который регистр 6 запускается сигналамипереполнения регистра 2. Добавлениеединицы из блока 4 в регистр 6 непроизводится, Триггер 8 по сигналамиз блока 4 в коммутаторе 3 производит требуемый выбор выходов регистРов 1 или 2 и 6 по типу генерируемого теста.Считанная из проверяемого блокапамяти информация принимается на регистр10,сравнивается с эталонной в блоке 11и при обнаружении ложной запускаетблок 12 останова, который выдаетсигнал "Останов" в блок 13 местногоуправления,Предлагаемое устройство позволяет формировать адресные переходы для более коротких тестов типа М, что приводит к снижению времени проверки полупроводниковых блоков памяти больщой информационной емкости. Устройство для контроля памяти по авт.св, И 739658, о т л и ч а ющ е е с я тем, цто, с целью повышения быстродействия, оно содержитоставитель 8Рудаковехред Т. Маточка Корректор И.М едактор И,Михеева По аз 3919/19 Тираж 622ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, 3-35, Раушская наб., д.В е Филиал ППП "Патент", г.ужгород, ул.Проектная,М 5третий регистр адреса и элемент И, первый вход которого .соединен с выходом второго регистра адреса, второй - с одним из выходов блока формирования тестов, а выход - с первым входом третьего регистра адреса, второй вход которого является 6управляющим, а выход соединен с одним из входов коммутатора. Источники информации,ю принятые во внимание при экспертиае 1, Авторское свидетельство СССР Ю 739658, кл. С 11 С 29(ОО 1977.