Запоминающее устройство с самоконтролем

пц 934554 ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспубликио делам иэобретеиий и открытий(54) ЗАПОИИНАОЦЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ Изобретение относится к запоминающим устройствам и может быть использовано в вычислительной техникеи автоматике, где требуется неразрушающее воспроизведение хранимойинформации при ее сравнительно медленной смене,Известно заминающее устройствоЗУ), содержащее блок управления поадресу, матрицу, блок управления поразряду и блок усилителей считываОния. Устройство позволяет осуществлять электрическую перезапись информации, хранение ее при выключенномпитании и считывание в прямом кодеЯ,тэОднако известное ЗУ,отличаетсябольшими аппаратурныли затратами.Наиболее близким к предлагаемомуявляетсп запоминающее устройство,содержащее блок управления по адресу, накопитель и блрк усилителей считывания, которое позволяет осуществлять неразрушающее считывание информации в прямом коде и длительное ее хранение с редкой сменой информации 21.Недостаткали указанного устройства являются отсутствие контроля считываемой информации и возможности считывания хранимой в накопителе информации в инверсном коде, что сни- жает его надежность.Цель изобретения - повышение надежности устройства.Поставленная цель достигается тем, что в запоминаюцее устройство с самоконтролем, содержащее накопитель на сегнетоэлектрических элементах памяти, адресные шины которого соединены с выходами блока управления, экранирующие шины - с шиной нулевого потенциала, а разрядные шины подключены ко входам усилителей считывания, выходы которых соединены со входами регистра числа, введены триггеры по числу разрядов накопителя, элемент ИЛИ я коммутаторы, причем входы первого коммутатора и элемента ИЛИ обье 3 9динены и являются стробирующими входами устройства, выход первого коммутора соединен с управляющим входом регистра числа, выход элементаИЛИ подключен к управляющим входамтриггеров, счетные входы которых соединены с выходами усилителей считывания, выходы - с информационнымивходами второго коммутатора, выходыкоторого являются одними из выходовустройства, установочные входы триггеров и второго коммутатора соединены и являются одним из управляющихвходов устройства.На Фиг. 1 представлена структурнаясхема запоминающего устройства с самоконтролем, на фиг.2 - временныедиаграммы работы устройства.Запоминающее устройство с самоконтролем содержит блок 1 управления, накопитель 2 на сегнетоэлектрических элементах памяти, усилите.ли 3 считывания, регистр 4,числа,триггеры 5, первый коммутатор 6,элемент ИЛИ 7,Накопитель 2 содержит сегнетоэлектрические элементы 8 памяти наоснове широкополосных пьезотрансформаторов, например интегральные пьезокерамические микросхемы 307 РВ 1,Входные электроды 9 элементов 8 памяти объединены в адресные шины и.соединены с выходами блока 1 управления.Экранирующие электроды 10 всехэлементов 8 памяти соединены междусобой, объединены в экранирующиешины и подключены к шине 11 нулевого потенциала. Выходные электроды12 элементов 8 памяти объединены вразрядные шины .13 и подключены кусилителям 3 считывания. Устройство содержит также второй коммутатор14, входы 15-18,Запоминающее устройство с самоконтролем имеет три режима работы:записи, хранения и считывания информации,Запись информации в устройствозаключается в установке соответствующих направлений остаточной поляризации участков сегнетоэлектрической пьезокерамической пластины ( элементов 8 памяти), расположенных между выбранными входными электродами 9 и экранирующими электродами 10, путем воздействия на них электрического полл. В процессе записи информации накопитель 2 вынимают из запоминающего устройства и подключают к автономному блоку запи"сине показан). Блок записи вырабатывает напряжение поляризации, которое подается на входные 9 и экранирующие 10 электроды накопителя всоответствии с записываемой информацией. Под действием электрического 10 поля, созданного между входными 9и экранирующими 10 электродами, происходит поляризация пластины в направлении, соответствующем направлению электрического поля. После за писи накопитель 2 возвращают в запоминающее устройство,В режиме хранения информации накопитель не потребляет эпектрической энергии, и сохранность записан ной в нем информации практически независит от времени и наличия питания.В режиме считывания запоминающееустройство допускает выборку храни м ой информации с произвольным доступом к адресным шинам накопителя 2.Считанная из накопителя 2 информацияможет быть представлена в регистре4 в прямом или инверсном коде. зо На блок 1 управления подаетсякод адреса, из которого необходимосчитать требуемое слово. Блок 1 вырабатывает импульс напряжения считывания (фиг.2 а), который поступаетна требуемый вход накопителя 2 иприкладывается к входным 9 и экранирующим 10 электродам элементов 8памяти ( выбранного слова). Пьезокерамическая пластина, находящаяся 1 О между этими электродами, деформируется вследствие явления обратногопьезоэлектрического эффекта.Из-за наличия механической связи деформируется и пьезоэлектрическая пластина, находящаяся между зкранирующим 1 О и выходным 12 электродами. Вследствие явления прямогопьезокерамического эффекта на выходном электроде 12 каждого элемента 8 50памяти относительно экранирующегоэлектрода 10 появляется информационный импульсный сигн, л в виде свободных электрических зарядов.В силу линейности пьезоэлектрического эффекта направление деформации возбуждаемой пластины, а следовательно, и знак свободных электрических зарядов на выходном элект-,5 . 9345 троде 12 каждого элемента 8 памяти ( выбранного слова) однозначно зависит от направления остаточной поляризации пьезокерамической пластины, находящейся между входным 9 и экра" 3 нирующим 10 электродами, которое в свою очередь определено двоичной информацией, записанной в накопитель 2. Форма выходного сигнала, соответствующая логической "1" и логическо му "0", имеет вид, представленный на фиг.2 б ( 1 и 1 соответственно), причем амплитуды первой и второй полуволн приблизительно одинаковы.Информационные сигналы с выходов 5 элементов 8 памяти (выбранного слова) поступают на усилители 3 считывания. С выходов усилителей 3 информация (Фиг.2 в, , Н ) поступает на входы регистра 4 и триггеров 5. Если счи тываемую из накопителя 2 информацию необходимо представить в прямом коде 1 о на управляющий вход регистра цислацерез коммутатор 6 подается стробирующий импульс (фиг.2 г) с входа 25 16 устройства, В том случае, если информацию необходимо представить в инверсном коде, с входа 18 устройства на управляющий вход коммутатора 6 подается сигнал, по которому зо коммутатор 6 пропускает на управляющий вход регистра 4 стробирующий импульс с входа 17 (фиг.2 д), и в регистр 4 записывается слово в инверсном коде.Информация с выходов усилителей 3 считывания поступает на регистри одновременно для контроля подается на входы триггеров 5. На управляющие входы триггеров 5 через элемент ИЛИ 7 поступают стробирую-. щие импульсы (фиг,2 г,д) с входов 16 и 17 запоминающего устройства. Триггеры 5 находятся в исходном состоянии, т.е. на инвертирующих выходах присутствует логическая "1". На выходах коммутатора 14 отсутствует информация о состоянии триггеров 5, так как на входе 15 устройства присутствует низкий уровень напряжения. На входах триггеров 5 может присутствовать как полезная информация (Фиг,2 в, 1,0), так и. отказы типа логическая "1" (Фиг.2 в,В ) или логический "0" (Фиг.2 в, в ).55При поступлении на один из входов триггера 5 полезной информации, соответствующей "1", на другой вход 54 .6поступает стробирующий импульс (фиг.2 г,1) с входа 1 б, и триггер 5 перебрасывается, т.е. на инверсном выходе появляется логический "0". Второй стробирующий импульс (фиг.2 д,) поступающий на триггер 5 с входа17, не меняет состояния триггера 5, так как на счетном входе в этот момент присутствует "О". Потом на установочные входы триггеров 5 и коммутатора 14 подается импульс (фиг,2 е,1), который пропускает информацию с выходов триггеров 5 на их выходы. Иа выходах триггеров 5 сигнал отказа отсутствует (отказ соответствует логической "1"). По заднему фронту импульса установки в "0"(Фиг,2 е,1), поступившего с входа 15, триггеры 5 возвращаются в исходное состояние, т.е. на инверсных выходах появляется "1".При поступлении на вход триггера 5 полезной информации, соответствующей "0", первый стробирующий импульс с входа 16 не перебрасывает триггер 5, так как в этот момент времени отсутствует сигнал "1" на счетном входе триггера 5, Второй стробирующий импульс с входа 17 совпадает по времени с сигналом нуля и перебрасывает триггер 5, т.е, на инверсном выходе триггера 5 появляется "0", Импульс сброса с входа15 осуществляет операции аналогично описанным выше при поступлении на вход триггеров 5 информации, сост" ветствующей "1". При отказе одного из разрядов устройства типа логическая "1" (фиг.2 б,в,10) триггер 5 перебрасывается дважды: в момент действия первого стробирующего импульса и второго, т.е. на выходе триггера 5 .устанавливается "1" (Фиг.2 ж, 10). Импульс, ( Фиг.2 е,Н) с входа 15 разрешает прохождение. информации с выходов триггеров 5 через коммутатор 14 на выходы устройства. На выходе, соответствующем отказавшему разряду, появляется сигнал отказа "1" (фиг.2 э,1 ц),При отказе одного из разрядов устройства типа логический "0" соответствующий триггер 5 не изменяет своего исходного состояния (Фиг.2 ж,В ) при воздействии стробирующих импульсов с входов 16 и 1, так как на одном из информационных входов тригге" ра 5 присутствует нулевой сигнал(фи г. 2 в, 1 М ), При воздействии импул ьса с входа 15 на соответствующем выходе коммутатора 14 появляется сигнал ошибки (Фиг.2 Я,1 Ч).Предлагаемое техническое решение позволяет обнаруживать различные ошибки ( типа "1", "0", обрыв провода) в любом количестве разрядов одновременно при считывании инФормации из накопителя. 10 Формула изобретения Запоминающее устройство с самоконтролем, содержащее накопитель на сегнетоэлектрических элементах памяти, адресные шины которого соединены с выходами блока управления, экранирующие шины - с шиной нулевого потенциала, а разрядные шины 20 подключены к входам усилителей считывания, выходы которых соединены с входами регистра числа, о т л и ч а ю" Ж е е с я тем, что, с целью повышения надежности устройства, оно со держит триггеры по числу разрядовнакопителя, элемент ИЛИ и коммутаторы, причем входы первого коммутатораи элемента ИЛИ обьединены и являются стробирующими входами устройства,выход первого коммутатора соединенс управляющим входом регистра числа,выход элемента ИЛИ подключен к уп-равляющим входам триггеров, счетныевходы которых соединены с выходамиусилителей считывания, выходы - с инФормационными входами второго коммуматора, выходы. которого являются од"ними из выходов устройства, установочные входы триггеров и второго .коммутатора соединены и являются однимиз управляющих входов устройства. Источники инФормации,,принятые во внимание при экспертизе1, Авторское свидетельство СССРй 4 В 1067, кл. 6 11 С 11/00, 19732, Авторское свидетельство СССР/498 НИИПИ Государст по делам изобре113035, Москва,сное ПоР аказ 3 5 д лиап ППП "Патент", г.ужгород, Ул тная,4 Составитель 8.Рудаковактор И,Михеева Техред Т, Маточка Корректор И.Муска