Устройство для защиты памяти

Союз СоветскихСоциалистическихРеспублик ВИДЕТЕЛЬСТВУ РСКОМ К 1) Дополнительное к авт свид-в(22) Заявлено 16.07,80 (21) 2961с присоединением заявки-б 11 С 29/О Гееудлрстввллвл квмлт СССР ло делам лзвбретенил3) Приоритет Опубликовано 15.04.82. Бюллетень 1 Дата опубликования описания 25.04.82(54) УСТРОЙСТВО тся к запоминающим ть использовано при орных вычислительпамяля зашитьграниц защ и строиства я применении ислительнойяется его в систеНаиболее близким к предлагаемому техническим решением является устройство для защиты памяти, в котором реализован метод защиты памяди по ключам, содержащее накопитель ключей защиты памяти, подключенный к адресному входу устройства, регистр защиты, подключенный к информационному входу устройства, и узел формирования сигнала Ключ процессора равен ключу памяти 2.Недостатком этого устройства является низкая надежность, так как при применении его в многопроцессорных вычислительных системах оно не обеспечивает защиты памяти. Изобретение относи устройствам и может б создании многопроцесс ных систем. Известно устройств ти, содержащее регист схему сравнения 11. Недостатком этого низкая надежность пр многопроцессорной вьЦель изобретения - повышение надежности устройстваПоставленная цель достигается тем, что в устройство для защиты памяти, содержащее накопитель ключевой информации, входы которого являются адресными входами устройства первый регистр ключевой информации, входы которого являются инфор.мационными входами устройства,. и первый компаратор, входы которого подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, введены второй регистр ключевой информации, второй. компаратор, элементы И, элемент ИЛИ и элемент ИЛИ - НЕ, причем входы второго компаратора подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, первый вход элемента ИЛИ соединен с выходом второго компаратора и первым входом первого элемента И, выход элемента ИЛИ подключен к первому входу второго элемента И, а второй вход - к выходу первого компаратора и первому входу третьего элемента И, вторые вхо. ды элементов И соединены с соответствующими выходами второго регистра ключевой ин3формации, а выходы элементов И подключены к соответствующим входам элемента ИЛИ - НЕ, выход которого и вход второго регистра ключевой информации являются соответственно выходом и управляющим входом устройства.5На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 - пример графа связей в многопроцессорной системе, состоящей из четырех процессоров и четырех страниц памяти.Устройство содержит (см, фиг. 1) накопитель 1 ключевой информации, первый регистр 2 ключевой информации, первый 3 и второй 4 компараторы, элемент ИЛИ 5, первый 6, второй 7 и третий 8 элементы И, второй регистр 9 ключевой информации и 5 элемент ИЛИ - НЕ 10. На фиг. 1 обозначены выход 11, управляющий вход 12, информационные 13 и адресные 14 входы устройства. На фиг. 2 обозначены процессоры П 1, П 2, ПЗ и П 4 и страницы С 1, С 2, СЗ и С 420памяти и показаны связи между процессорами и страницами.Устройство работает следующим образом.Перед выполнениемработы в накопитель1 (см. фиг, 1) записываются ключи страниц 25 памяти (связи не показаны), а в регистр 9 с управляющего входа 12 записывается код условия защиты, В процессе работы на адресные входы 14 устройства поступает адрес страницы памяти, а на информационные входы 13 - ключ процессора Х 1, который з 0 записывается в регистр 2. В соответствии с адресом страницы памяти осуществляется считывание ключа страницы У. Ключ страницы У 1 и ключ процессора Х .поступает в компараторы 3 и 4, На выходе компаратора 3 формируется сигнал Уз в соответствии со35 следующим правилом:1, если Х; = У"3 1 О, в противном случаеаОбозначим через Х старший разряд ключа процессора, а через Х, Х", Хпоследующие 40 разряды ключа процессора (в качестве примера взят четырехразрядный ключ). Обозначим также черезстарший разряд ключа страницы памяти, а черезупоследующие разряды ключа страницы памяти. 45Пуль С =Х, +У С=Х+У, С = Х; + У, С, = Х,+. , тогда компаратор 3 реализует следующие логическое соотношениеУз=СоС РСгчСзНа выходе компаратора 4 (см. фиг. 1) формируется сигнал Я 4 в соответствии со следующим правилом:)1,если ху4 10, в противном случае Сигналы с выходов компараторов 3 и 4 55 поступают на входы элемента ИЛИ 5, на выходе которого образуется сигнал в соответствии со следующим правилом: 4)1,если х;у10, в противном случаеСигналы Хз, 74, Х поступают на первые входы элементов И 8, 6 и 7 соответственно. Поскольку вторые входы элементов И 8,6 и 7 подключены к выходам регистра 9, то на вход элемента ИЛИ - НЕ 10 поступит какой либо один из сигналов Уз, 74 и Х, в результате чего на выходе 11 устройства появляется сигнал нарушения зашиты памяти.Таким образом, если в многопроцессорной системе происходит работа процессоров с изолированными страницами, то на регистр 9 записывается код (например 001), разрешающий формирование сигнала нарушения защиты из сигнала Хз, поступающего с компаратора 3, при этом ключ процессора равен ключу страницы памяти.В случае работы нескольких процессоров с общими страницами памяти выбираются соответствующим образом ключи процессоров, ключи страниц памяти и коды условий защиты. Например, для случая графа связи, представленного на фиг. 2, выбирается такое распределение ключей процессоров и ключей страниц памяти:Х =У =1; Хг=Уг=2, Хз =Уз =3, Х 4=У 4= =4.При этом в регистр 9 записывает код, при котором обращение к памяти разрешается, если ключ процессора больше или равен ключу страницы памяти. При этом сигнал нарушения защиты памяти формируется из сигнала Уз, проходящего на вход элемента ИЛИ - НЕ 10.Технико-экономическое преимущество предлагаемого устройства заключается в его более высокой, по сравнению с известным, надежности при применении его в многопроцессорных вычислительных системах.Формула изобретенияУстройство для защиты памяти, содержащее накопитель ключевой информации, входы которого являются адресными входами устройства, первый регистр ключевой информации, входы которого являются информационными входами устройства, и первый ком. паратор, входы которого подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, отличающееся тем, что, с целью повышения надежности устройства, оно, содержит второй компаратор, второй регистр ключевой информации, элементы,И, элемент ИЛИ и элемент ИЛИ - НЕ, причем входы второго компаратора подключены соответственно к выходам накопителя ключевой информации и первого регистра ключевой информации, первый вход элемента ИЛИ соединен с выходом второго компаратора и первым входом первого элемента И, выход элемента ИЛИ подключен к первому входу вто920847 лрацессор гт 7 рпьицьЩиг.Г Составитель ТТехред А. БойкаТираж 624Государственного колам изобретений нква, Ж - 35, РаушскПатент, г. Ужгород едактор В. Бобковаказ 2356/62ВНИИПИпо д113035, Мофилиал ППП 5рого элемента И, а второй вход - к выходу первого компаратора и первому входу третьего элемента И, вторые входы элементов И соединены с соответствующими выходами второго регистра ключевой информации, а выходы элементов И подключены к соответствующим входам элемента ИЛИ - НЕ, выход которого и вход второго регистра ключевой информации являются соответственно выходом и управляющим входом устройства. Источники информации,принятые во внимание при экспертизе 1. Журавлев Ю. П, Акиньшин Ю. С. Системное проектирование памяти ЦВМ, М., Советское радио, 1976, с. 40 - 48,2. Дроздов Е. А., Комарницкий В. А., Пятибратов А. П. Электронные вычислительные машины единой системы, М., Машиностроение, 1976, с, 338 - 343, рис, 9,2 (прототип) . ЗаицеваКорректор Г. РешетниПодписноемитета СССРоткрытийая наб., д. 4/5ул. Проектная, 4