Устройство для потенцирования

Соеэ Соеетскнк Соцналнстнчесннк РаслублнкОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОИ:КОМУ С ТЕЛЬСТВУ(61) Дополнительное к авт. саид-ву(22) Заявлено ИОЬ 80 (21) 2898242/18-24 (51)М Кл с присоединением заявки Нов(23)Приоритет 0 06 Р 7/556 ГосуАРстненный оинтет СССР но делам нзобветеннй н отритнй(72 Авторы изобретения А.А,Мельник и Н.В.Черкасский Львовский ордена Ленина политехнический нн ктут им. Ленинского комсомола(54) УСТРО ЙСТВО ДЛЯ ПОТЕНЦИРОВЬНИЯ Изобретение относится к вычисли- тельной технике и предназначено для использования в специализированных и универсальных вычислительных устройствах.Известно устройство для вычисления элементарных функций (в том числе и потенцирования) табличного типа на основе постоянного заповжнаюаего устройства, в котором регистр адреса блока памяти используется в качестве регистра аргумента, а регистр. числа блока используется в качестве регистра аргумента, а регистр числа блока памяти - в качестве регистра резуль- . 15 тата устройства. Такое устройство имеет предельно высокой быстродействие 1.Однако область применения ограничивается 8-12 двоичными разрядазв . 20 аргумента поскольку объем блока памяти быстро растет с увеличением разрядности аргумента. Современные вычислительные систеьы работают с аргументами, имеющими разрядность до 64 разрядов.Наиболее близким по технической сущности к предлагаемому изобретению является устройство для йотеицщ.- ровакия, содержащее регистр аргумен- ЗО та, два блока памяти, узел сдвига, триггер, блок управления, три коммутатора, выполненные в виде схем И-ИЛИ, буферный регистр, регистр результата, суююатор 2.Однако известное устройство при достаточно высоком быстродействии имеет большие объемы блоков памяти.Цель изобретения - сокращение аппаратурных затрат на блок памяти.Поставленная цель достигается тем, что устройство, содержащее регистр аргумента, блок памяти, буферный регистр, три коммутатора и регистр результата, причем выход стараях разрядов регистра аргумента подключен к первому информационному, входу первого коммутатора, выход которого через блок памяти соединен с входом буферного регистра, выход которого подключен к первому информационному входу второго коммутатора, содержит блок умножения, причем выход младших разрядов регистра аргумента и выход буферного регистра соединены соответственно со вторым и первым информационными входами соответственно первого н третьего коммутаторов, выходы второго и третьего коммутаторов подключены к пер 883900вому и вторбму входам блока умножения, выход которого через регистррезультатов соединен со вторыми инФормационными входами второго и тре"тьего коммутаторов, первые и вторыеуправляющие входы коммутаторов соединены с соответствующими входамисинхронизации устройства.1На чертеже представлена блок-схема устройства.Устройство содержит регистр 1 аргумента,блок 2 памяти, коммутаторы Э 5,буферный регистр б,блок 7 умножения,регистр 8 результата, выходы 9 - 14синхронизации.Вычисление, функции двух от аргУмента Х ( 0 Хс 1) производится вустройстве на основе следующих Соотношений. Если аргумент Х имеет разрядность ,то примем, что Х 1 - число,образованноестаршими разрядами20аргумента, Х 2 - число, образованноемяадшйми разрядами аргумента.тог У 2 Х 2 Х 1221, 2 ХДиапазон изменения числа Х 1 производится к диапазону изменения чис- Я 5ла Х 2 путем преобразованияХ 1 = Х 1.2Тогда У = (2 )2х 1 1 м 1В последнем выражении числа Х 1 и 3) Х 2 находятся в том же диапазоне, поэтому рпя вычисления выражений2 и 2"- достаточно одного блокапамяти. 6Устройство работает следующим образом.Значение аргумента Х находится в регистре 1. В первом такте работы устройства сигнал, поступивший по управляющему входу 9, пропускает на 4 вход блока 2, хранящего таблицу преобразований 2.- 2 значение Х 1,С выхода блока 2 значение поступает в буферный регистр б, Во втором такте содержимое буферного регистра б поступает через коммутатор 4 по управ ляющему сигналу 12 и через коммутатор 5 по управляющему сигналу 14 на входы блока 7 умножения, на котором возводится в квадрат и записывается в регистр 8. В том же такте 30 по управляющему сигналу, поступающему по входу 10, значение Х 2 иэ регистра .:1 аргумента поступает на вход бпока 2, из которого считывается значение 2". и записывается в регистр 6. у Следующие . - -1 тактов повторяют.ся следующей ойерацией. По управляющйк сигналам, поступающим по входам 11 и 13, содержимое регистра 8 ре" щ зультата поступает через коммутатор 4 и 5 на вход блока 7 умножителя, где возводится в квадрат и с его выхода снээа записывается в регистр 8 результата. В .результате данных опе- у раций в регистре 8 находится значение - 24- (2 )=2В последнем такте по управляющему сигналу, поступающему по входу 13, содержимое выходного регистра 8 про ходит через коммутатор 5 на вход блока 7 умножения, а по управляющему сигналу, поступающему по входу 12 на другой вход блока 7 умножения, поступает содержимое буферного регистра б через коммутатор 4. В блоке умножения формируется искомое значение, которое поступает в регистр 8 результата и из него на выход устройства.В данном устройстве требуется обьем памяти, равныйЮ - 2 2 битпри в = 24 получаемЯ = 242 = 98304 бит.Суммарный объем используемой в известном 1 устройстве памяти определяется выражением01 = у 2 с + (в - )с + 1 од(в-)с+1), где )с = (а функция Е (Х) =)Х (представляет собой наименьшее целое число, не менее Х.Для в = 24 получаем О 224400 бит,В предлагаемом устройстве по сравнению с известным объем памяти уменьшен как минимум на величину0- 0 = ( в - )с + 1) ) йщ(в-)с + 1) + 1 )2Формула изобретенияУстройство для потенцирования, содержащее регистр аргумента, блок памяти, буферный регистр, три .коммутатора и регистр результата, причем выход старших разрядов регистра аргумента подключен к первому информационному входу первого коммутатора, выход которого через блок памяти соеди-нен с входом буферного регистра, выход которого подключен к первому информационному входу второго коммутатора, о т л и ч а ю щ е е с я тем, что,а целью сокращения аппара 1 турных затрат, оно содержит блок умножения, причем выход младших разрядов аргумента и выход буферного регистра соединены соответственно со вторым и первым информационными входами соответственно первого и третьего коммутаторов, выходы второго и третьего коммутаторов подключены,к первому и второму входам блока умножения, выход которого через регистр реэультатов соединен со вторыии информационными выходами вто- . рого и третьего коммутаторов, первые и вторые. управляющие входы коммуна"/5 лиал ППП фПатент ф, г.Ужгород, ул торов соединены с соответствующими входами синхронизации устройства.Источники информации, принятые во внимание при экспертизе1. Хемел А. Выполнение математических операций с помощью ПЗУ-. Заказ 10233/74 Тираж 748ВНИИПИ Гоеударствейпо делам изобрет113035 рИосква, Зф Экспрессинформация ф, Серия,ВТ,1970, 9 32, с.27-29 рис. 4,2. Авторское свидетельство СССР9 641448, кл. 0 06 Р 7/38, 1979 (прототип). Подписное омитета СССР открытий ущская наб.,