Запоминающий элемент

9) (И) 4001 ПИСАНИЕ ИЗОБРЕТ Ъ1 Н АВТОРСК СВИДЕТЕЛЬС Ф Я ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56) 1. Ж. фЭлектроника, М.,фИирф, 1977, т. 47, 9 5, с. 37-41,2. Авторское свидетельство СССРпо заявке Р 2786008/18-24,кл. О 11 С 11/40, 1978 (прототип) .(54) (57) ЗАПСМИНАЮЩИЙ ЭЛЕМЕНТ, содержащий четыре транзистора с индуцированными каналами и два транзистора со встроенными каналами, стокипервого и второго транзисторов совстроенными каналами подключены к шине литания, а затворы объединЕны систоками и подключены соответственно к стокам первого, третьего и затвору второго транзисторов и к стокувторого и затвору первого транзисторов с индуцированными каналами, исто ки первого и второго транзисторов с индуцированнымн каналами подключены к общей шине, исток четвертого транзистора с индуцированным каналом подключен к первой разрядной шине, затворы третьего и четвертого транзисторов с индуцированнымн каналами подключены соответственно к первой и второй шинам выборки, и вторую разрядную шину, о т л и ч а ю щ и й с я тем, что, с целью повышения степени интеграции элемента, в него введены третий и четвертый транзисторы со встроенными каналами, затворы которых подключены соответственно к второй и первой шинам выборки, истоки соответственно к второй разрядкой шине ЕИ и к стоку четвертого транзистора с индуцированным каналом, а стоки соответственно к истокам третьего транзистора с индуцированным каналом и второго транзистора со встроенным каналом.Изобретение относится к областивычислительной техники и может бытьиспользовано при построении запоминающих устройств и регистров большойемкости в интегральном исполнении.Известен полупроводниковый эапоминающий элемент Я , содержащий четыре транзистора с индуцированным каналом и два транзистора со встроенным каналом, стоки которых подключенык шине питания а затворы объединены 10с истоками и подключены к стокам первого, третьего, затвору второго ик стокам второго, четвертого, затвору первого транзисторов с индуцированными каналами соответственно, Истоки первого и второго транзисторов.с индуцированными каналами подключены к общей шине, затворы третьего ичетвертого транзисторов объединены,и подключены к шине выборки, а ихистоки - к парафазной информационнойшине,Недостатком этого запоминающегоэлемента является отсутствие возможности считывания информации на два 25направления, что требуется при построении регистров микропроцессоров.Наиболее близким техническим решением к изобретению является полупроводниковый запоминающий элемент сосчитыванием информации на два направления и совмещением цепи записии считывания 21, содержащий четыретранзистора с индуцированными каналами, два транзистора со встроеннымиканалами, две шины выборки и две35разрядные шины, стоки первого и второго транзисторов со встроенными каналами подключены к шине питания,а затворы объединены с истоками иподключены к стокам первого, третьего и второго, четвертого и затворамвторого и первого транзисторов синдуцированными каналами соответственно, истоки первого и второго транзисторов с индуцированными каналами 45подключены к общей шине, затворы третьего и четвертого транзисторов подключены к первой и второй шинам выборки, а их истоки - к первой и второй разрядным шинам соответственно,Достоинством этого элемента является одинаковое количество транзисторов с прецыдущим запоминающим элементом.Основным недостатком элемента является значительное увеличение площади на кристалле,Целью изобретения является повышение степени интеграции запоминаю-.щего элемента, т.е. размещение большего количества транзисторов на той 60же или меньшей площади кристалла.Цель достигается тем, что в запоминающий элемент, содержащий четыретранзистора с индуцированными каналами и два транзистора со встроенными 65 каналами, стоки первого и второго транзисторов со встроенными каналами подключены к шине питания, а затворы объединены с истоками и подключены соответственно к стокам первого, третьего.и затвору второго транзисторов и к стоку второго и затвору первого транзисторов с индуцированными каналами, истоки первого и второго транзисторов с индуцированными каналами подключены к общей шине, исток четвертого транзистора с индуцированным каналом подключен к первой разрядной шине, затворы третьего и четвертого транзисторов с индуцированными каналами подключены соответственно к первой и второй шинам выборки, и вторую разрядную шину, введены третий и четвертый транзисторы со встроенными каналами, затворы которых подключены соответственно к второй и первой шинам выборки, истоки - соответственно к второй разрядной шине и к стоку четвертого транзистора с индуцированным каналом,а стоки - соответственно к истокам третьего транзистора с нндуцированным каналом и второго транзистора со встроенным каналом,На фиг. 1 представлена электрическая схема запоминающего элемента; на фиг. 2 - его топология; на фиг. 3пример соединения запоминающих элементов в запоминающем устройстве.Запоминающий элемент 1 содержит первый, второй, третий и четвертый транзисторы 2-5 с индуцированными каналами, первый, второй, третий и четвертый транзисторы 6-9 со встроенными Каналами, первую 10 и вторую шины 10 и 11 выборки, первую и вторую разрядные шины 12 и 13, шину питания 14 и общую шину 15, где находятся истоки 16 и 17 транзисторов 6 и 7 и исток 18 транзистора 3,При соедйнении запоминающих элементов в устройство необходимы как обычно дешифраторы адреса 19 и 20, усилитель записи 21, усилители считывания 22 и 23, узлы управления выборкой 24 запоминающих элементов 1. Входами устройства являются адресный вход 25, информационный вход 26 и вход синхронизации 27, а выходами информационные выходы 28 и 29.В режиме хранения информации на входе синхронизации 27 отсутствуют импульсы чтения и загиси информации, что приводит к отсутствию сигналов выборки на шинах 10 и 11 н эапиранию транзисторов 4 и 5 с индуцированными к ан алами .В режиме записи после подачи адреса и информации на входы 25 и 26 подается импульс записи информации на вход синхронизации 27, что приводит к выборке требуемого запоминающего элемента 1 по шинам 10 и 11 и пода871656 Заказ 3870/1Подписное че парафаэного кода на шины 12 и 13Транзисторы 4 и 5 отпираются, такжеоткрываются транзисторы 8 и 9, чтоприводит к установке ячейки иэ транэисторов 2, 3, 6, 7 в одно иэ двухсостояний.В режиме чтения, после выборкитребуемого запоминающего элемента 1аналогично режиму записи, на разрядных шинах 12 и 13 появляется парафаэный код, который усиливается усилителями 22 и 23 и поступает на информационные выходы 28 и 29 устройства,5 Изобретение позволяет уменьшить в 1,8 раза площадь запоминающего элемента по сравнению с прототипом,филиал ППП Патент",г.ужгород,ул.Проектная