Запоминающее устройство с обнаружением одиночных ошибок

Сефз Сфеетекнк Сфцнаактическик РвспубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВй ЕТИЛЬСТВУ(22) Заявлено 300879 (21) 2815317/18-24с присоединением заявки Йо(51) М. Кл.з С 11 С 29/00 Государственный комнтет СССР но делам нзобретеннй н открытнй(088.8) Дата опубликования описания 15. 08. 81 сА.И. Карпухин и А.И. Коекин(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ОБНАРУЖЕНИЕМОДИНОЧНЫХ ОШИБОК Изобретение относится к вычислительной технике и.может быть использовано при проектировании запоминаю. щих устройств повышенной надежности.Известны запоминающие устройства с обнаружением одиночных ошибок,которые содержат блок свертки по модулю два, подключенный к регистрам, блок сравнения, подключенный к выходам триггеров контрольных разрядов регистров и к выходам блока свертки по модулю два, и блок преобразования контрольных разрядов 11 Недостатком этого устройства .является низкая его надежность за счет введения дополнительного оборудования в виде контрольных разрядов.Наиболее близким по техническойсущности к изобретению является эа помЭиающее устройствообнаружением ошибки, содержащее регистр адреса, входной регистр числа с контрольным разрядом на нечетность (четкость), дешифратор адреса, накопитель, схему 25 проверки на четкость, выходной ре" гистр числа, усилители считывания и блок управления 21.Недостатком этого устройства является низкая надежность за счет избы точного оборудования, необходимого для запоминания контрольных разрядов.Цель изобретения - повышение надежности.Поставленная цель достигается тем, что в запоминающее устройство с абнаружением одиночных ошибок, содержащее адресный регистр, первые выходы которого подключены ко входам адресного дешифратора, первый накопитель, адресные входы которого подключены к выходам адресного дешифратора, а его информационные входы являются информационными входами устройства, блок управления, первый выход которого подключен к первому управляющему входу первого накопителя, и блок контроля, дополнительно введены второй накопитель, адресные входы которого подключены к выходам адресного дешифратора, информационные входы - к информационным входам первого накопителя, а первый управляющий вход - к первому выходу блока управления, формирователь. контрольного разряда, входы которого подключены к информационным входам первого накопителя, первый элемент И, первый вход которого подключен к выходу формирователя контрольногоразряда, а второй вход - к первому выходу блока управления, второй элемент И, первый вход которого подключен ко второму выходу адресного регистра, а выход - к первому входу блока контроля, элемент ИЛИ, первыйвход которого подключен к, выходупервого элемента И, а второй входк выходу второго элемента И, а вы-ход элемента ИЛИ подключен ко второму входу адресного дешифратора,группу элементов ИЛИ, первые входыкоторых подключены к выходам первогонакопителя, а вторые входы - к выходам второго накопителя, выходы группэлементов ИЛИ подключены ко вторымвходам блока контроля и являются выходами устройства, второй выход блока управления подключен ко второму входу второго элемента И и ко вторым управляющим, входам первого и второго накопителей.Блок-схема запоминающего устройства с обнаружением одиночных ошибок приведена на чертеже.Запоминающее устройство с обнаружением одиночных ошибок содержит адресный регистр 1, входной регистр 2 числа, подключенный к формирователю 3 контрольного разряда, адресный дешифратор 4,первый накопитель 5, второй накопитель б, блок 7 контроля группу элементов ИЛЙ 8, выходной регистр 9 числа, первый элемент. И 10, второй элемент И 11, элемент ИЛИ 12, блок 13 управления, информационный выход 14.Запоминающее устройство с обнаружением одиночных ошибок работает , следующим образом.При записи информационное слово с входного регистра 2 числа поступает на формирователь 3 контрольного разряда, вырабатывающий старший разряд адреса, сигнал с которого через первый элемент И 10 и при наличии управляющего сигнала записи с блока 13 управления и элемента ИЛИ 12 совместно с сигналами с младших разрядов адресного регистра 1 поступает на вход адресного дешифратора 4, где вырабатывается сигнал записи информации с входного регистра 2 числа в накопители 5 и б, а также на информационный выход 14 для Формирования полного адреса, необходимого при считывании информации.Таким образом, в накопителе 5содержатся информационные .словатолью с четным, а в накопителе б - ,с нечетным числом единицо что и является предпосылкой обнаружения одиночной ошибки без использования дополнительного контрольного разрядав информационном слове.При считывании с адресного регистра 1 сигналы с младших разрядовадресного. регистра 1 поступают непосредственно, а с старшего разряда через второй элемент И 11 при на.личии управляющего сигнала считывания с блока 13 управления и элемента ИЛИ 12 на входы адресного дешифратора 4, где вырабатываются сигналы считывания информации с той частиблока запоминания, которая определяется старшим разрядом адреса. Считанная информация через группу элементов ИЛИ 8 поступает на входыблока 7 контроля совместно с сигна 1 Р лом с выхода второго элемента И 11,а также на выходной регистр 9 числа.Предлагаемое изобретение позволяет обнаруживать одиночные ошибкибез использования дополнительного15 контрольного разряда, что приводитк уменьшению оборудования, а значитк повышению надежности устройства.Кроме того, снижается стоимостьзапоминающего устройства,2 РФормула изобретения Запоминающее устройство с обнаружением одиночных ошибок, содержащее 25 адресный регистр, первые выходыкоторого подключены к первым входамадресного дешифратора, первый накопитель, адресные входы которогоподключены к выходам адресного дешиф- ЭР ратора, в его информационные входыявляются информационными входамиустройства, блок управления, первыйвыход которого подключен к первомууправляющему входу первого накопи теля, и блок контроля, о т л и ч аю щ е е с я; тем, что, с целью.повышения надежности устройства, в него,введены второй накопитель, адресныевходы которого подключены к выходамадресного дешифратора, информацион Р ные входы - к информационным входампервого накопителя, а первый управляющий вход - к первому выходу блокауправления, формирователь контрольного разряда, входы которого под ключены к информационным входампервого накопителя, первый элементИ, первый вход которого подключенк выходу формирователя контрольного.разряда, а второй вход - к первому 5 р выходу блока управления, второйэлемент И, первый вход которогоподключен ко второму выходу адресного регистра, а выход - к первомувходу блока контроля, элемент ИЛИ,первый вход которого подключен квыходу первого элемента И, а второйвход - к выходу второго элемента И,а выход элемента ИЛИ подключен ковторому входу адресного дешифратора,группу элементов ИЛИ, первые входы 46 которых подключены к выходам первогонакопителя, а вторые входы - к выходам второго накопителя, выходы группы элементов ИЛИ подключены ковторым входам блока контроля и явля" 6 ются выходами устройства, второй вы855738 1. Авторское свидетельство СССР 9 333599, кл. 6 11 С 29/00, 1972.2. Путинцев Н.Д. Аппаратный контроль управляющих цифровых вычислительных машин. М., "Советское радио", 1966 (прототип). Составитель С. ШустенкоРедактор М. Погориляк ТехредЛ. Пекарь КорректорС. Шекмар Тираж 645 ВНИИПИ Государственног по делам изобретен 113035, Москва, Ж, Рааз 6923/73 филиал ППП "Патентф, гужгород, ул. Проектная,4 ход блока управления подключен ковторому входу второго элемента И ико вторым управляющим входам первогои второго накопителей.Источники информации, .принятые во внимание при экспертизе Подписноеомитета СССРи открытийкая наб., д. 4/