Запоминающее устройство

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советск икСоциалистическихРеспублик и 826418по делам изобретений н открытий(54) ЗАПОМИНАЮЩЕЕ УСТРОЛСТВО 1Изобретение относится к вычислительной технике и может быть использовано при построении устройств хранения дискретной информации.Известно запоминающее устройство (ЗУ), содержашее матрицу блоков памяти, регистр адреса, выходной регистр и логические элементы 1 .Недостатком этого ЗУ является невысокое быстродействие.Наиболее близким техническим решением к предлагаемому является запоминаюшее устройство, содержащее матрицу п Х п блоков памяти, где и - разрядность слова, адресные входы которых соединены с выходами старших разрядов регистра адреса, входы выбора блоков памяти 1-й, где 1п, строки матрицы подключены к 1-у выходу дешифратора, входы которого соединены с выходами младших разрядов регистра адреса, информационные входы блоков памяти )-го,где 1 ( п столбца матрицы подключенй к 1-у выходу входного регистра, а информационные выходы - к 1-й группе входов основного блока элементов ИЛИ, выходы которого соединены со входами выходного регистра 2 . Недостатком известного устройства является невозможность считывания и записи в нем данных, представляюших собой группу одноименных разрядов нескольких чисел.Цель изобретения - расширение области применения известного ЗУ путем одновременного считывания или записи одноименных разрядов нескольких слов.Поставленная цель достигается тем, чтооно содержит входные коммутаторы, коммутаторы выбора блоков памяти, выходной 1 о коммутатор и дополнительный блок элементов ИЛИ, входы выбора блоков памяти 1-й строки матрицы подключены к одноименным выходам 1-го коммутатора выбора, первые входы которого подключены к 1-у, а вторыек одноименным выходам дешифратора, информационные входы блоков памяти -го столбца матрицы соединены с одноименными выходами -го входного коммутатора, первые входы которого подключены к )-у, а вторые - к одноименным выходам входно 2 о го регистра, информационные выходы блоков памяти 1-й строки матрицы подключены к 1-й группе входов дополнительного блока элементов ИЛИ, выходы основного блока элементов ИЛИ соединены с первыми, а вы 82641840 45 55 ходы дополнительного - со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного регистра, управляющие входы всех коммутаторов под:;лючены к дополнительному разряду регистра адреса.На чертеже приведена блок-схема предлагаемого ЗУ.ЗУ содержит регистр 1 адреса с дополнительным разрядом регистра 2 адреса, дешифратор 3, коммутаторы 4 выбора, входной регистр 5, входные коммутаторы 6, матрицу 7 блоков памяти, основной блок 8 элементов ИЛИ, дополнительный блок 9 элементов ИЛИ, выходной коммутатор 10 и выходной регистр 11.Выходной коммутатор 10, входные коммутаторы 6 и коммутаторы 4 выбора коммутаторы с двумя п-разрядными информационными и одним управляющим входом. При поступлении сигнала логического нуля на управляющий вход коммутатора на его выход поступает информация с первого, а при поступлении сигнала логической единицы - со второго входа. Основной 8 и дополнительный 9 блоки элементов ИЛИ содержит по и и-входовых элементов ИЛИ,Устройство функционирует следующим образом.ЗУ может работать в пяти режимах: хранения информации, считывания п-разрядных чисел, записи и-разрядных чисел, считывания данных, представляющих собой группу одноименных разрядов п чисел, записи данных, представляющих собой группу одноименных разрядов и чисел.1. Хранение информации.Считывание и запись информации не производится. 2. Считывание п-разрядных чисел.2.1. В регистр 1 адреса заносится адрес числа, одновременно дополнительный разряд регистра 2 адреса устанавливается в состояние О (на управляющие входы всех коммутаторов поступает сигнал логического нуля), При этом через дешифратор 3 и коммутаторы 4 выбора на входы выбора блоков 7 памяти 1-й строки матрицы (номер строки задается младшими разрядами регистра 1 адреса) поступает сигнал логической единицы, на входы выбора остальных блоков 7 памяти матрицы поступает сигнал логического нуля. Адресные сигналы старших разрядов регистра 1 адреса поступают на адресные входы всех блоков 7 памяти.Таким образом, оказывается выбранной одна ячейка блоков памяти 1-й строки матрицы.2.2, Производится считывание. Сигнал считываемого числа с информационных выходов блоков 7 памяти 1-й строки через основной блок 8 элементов ИЛИ и выходной коммутатор 10 поступает на входы выходного регистра 11 (число из выбранной ячейки памяти записывается в выходной регистр) 5 1 о о 2 о н зо 3. Запись Ь-разрядного числа.3.1. Так же, как и в и. 2.1 производится выбор ячейки памяти, в которую необходимо записать число.3,2. Производится запись. Сигналы записываемого числа с выходов входного регистра 5 через первые входы входных коммутаторов 6 поступают на информационные входы всех блоков 7 памяти и устанавливают запоминающие элементы выбранной ячейки в необходимые состояния.4. Считывание данных, представляющих собой группу одноименных разрядов и чисел,4.1, В регистрадреса заносится адрес числа, одновременно дополнительный разряд регистра 2 адреса устанавливается в состояние 1 (на управляющие входы всех коммутаторов поступает сигнал логической единицы), При этом через дешифратор 3 и коммутаторы 4 выбора на входы выбора блоков 7 памяти 1-го столбца матрицы (номер столбца задается младшими разрядами регистра 1 адреса) поступает сигнал логической единицы, на входы выбора остальных блоков 7 памяти матрицы поступает сигнал логического нуля, Адресные сигналы старших разрядов регистра 1 адреса поступают на адресные входы всех блоков 7 памяти. Таким образом, оказывается выбранным на бор запоминаюших элементов, соответствчющий группе )-х разрядов п чисел в блоках памяти 1-го столбца матрицы. 4.2. Производится считывание. Сигналы считываемой группы разрядов с информационных выходов блоков 7 памяти )-го столбца через дополнительный блок 9 элементов ИЛИ и выходной коммутатор 10 поступают на входы выходного регистра 11 группа одноименных разрядов и чисел из выбранного набора запоминающих элементов записывается в выходной регистр).5, Запись данных, представляющих собой группу одноименных разрядов и чисел.5.1. Так же, как и в и. 4.11 производится выбор набора запоминак)ших элементов, в которые необходимо записать групп одноименных разрядов п чисел.5.2, Производится запись. Сигналы записываемых разрядов с выходов входного регистра 5 через вторые входы коммутаторов 6 поступают на информационные входы всех блоковпамяти и устанавливают запоминающие элементы выбранного набора в необходимые состояния.Таким образом, в предлагаемом ЗУ возможны не только обычные считывание и запись чисел, но считывание и запись данных, представляющих собой группы одноименных разрядов нескольких чисел, что расширяет область применения ЗУ, которое может быть использовано в дисплеях, устройствах обработки информации, информационно-поисковых и других системах.82Формула изобретенияЗапоминающее устройство, содержашее матрицу п Х и блоков памяти, где и - разрядность слова, адресные входы которых соединены с выходами старших разрядов регистра адреса, входы выбора блоков памяти 1-й, где 14 П, строки матрицы подключены к 1-у выходу дешифратора, входы которого соединены с выходами младших разрядов регистра адреса, информационные входы блоков памяти 1-го, где 1 (1столбца матрицы подключены к 1-у выходу входного регистра, а информационные выходы - к 1-й группе входов основного блока элементов ИЛИ., выходы которого соединены со входами выходного регистра, отличающееся тем, что, с целью расширения области применения запоминаюшего устройства путем одновременного считывания или записи одноименных разрядов нескольких слов, оно содержит входные коммутаторы, коммутаторы выбора блоков памяти, выходной коммутатор и дополнительный блок элементов ИЛИ, входы выбора блоков памяти 1-й строки матрицы подключены к одноименным вы 64186ходам 1-го коммутатора выбора, первые входы которого подключены к 1-у, а вторые -к одноименным выходам дешифратора, информационные входы блоков памяти 1-гостолбца матрицы соединены с одноименными выходами )-го входного коммутатора, первые входы которого подключены к 1-у, авторые - к одноименным выходам входного регистра, информационные выходы блоков памяти 1-й строки матрицы подключенык 1-й группе входов дополнительного блокаэлементов ИЛИ, выходы основного блокаэлементов ИЛИ соединены с первыми, авыходы дополнительного - со вторыми входами выходного коммутатора, выходы которого соединены со входами выходного регистра, управляющие входы всех коммутаторов подключены к дополнительному разряду регистра адреса.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР2 о Мо 598120, кл. 6 11 С 11/00, 1976,2. Кайо 1 егпзейеп еес 1 гопй, 1979, Мо 3,с. 159 (прототип).