Устройство для обработки данных

(1 )ИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРестгублнк ФОпубликовано 28.02.81. Бюллетень8.Дата опубликования описания 28.02,81 во делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ ОБРАБОТКИ ДАННЫХ Изобретение относится к цифровой вычислительной технике и может быть использовано при построении многопроцессорных устройств обработки данных.Известно устройство для обработки данных, представляющее собой несколько автономных процессоров, имеющих общую оперативную память с произвольной выборкой. Каждый процессор имеет . индивидуальную шину связи с общей памятью. Блок управления памятью обеспечивает последовательный доступ процессоров к накопителю информации оперативной памяти).Недостатком такого устройства является относительно низкое быстродействие, обус. ловленное потерями процессорного времени на ожидание разрешения обмена с памятью в последовательном канале связи с накопителем информации.Наиболее близким к предлагаемому является устройство для обработки данных, содержащее запоминающее устройство, к которому обращаются через соответствующие интерфейсы по двум или более шинам; одна иэ которых является общей шиной системы, соединяющей несколько блоков, запрашивающих доступ к запоминающему устройству, а остальные шины являются индивидуальными, однозначно соответствующими только одному процессору. Интерфейсы запоминающего устройства и его блок управления обеспечивают работу таким образом, что в любой момент времени лишь одна шина имеет доступ к запоминающему устройству, независимо отприоритетов поступающих по шине сигналов 2.Недостаток этого устройства - относительно низкое .быстродействие обмейов, О обусловленное тем, что в любой моментвремени доступ к памяти имеется только по одной шине для какого-либо одного процессора, вследствие чего другие процессоры будут иметь непроизводительные потери времени на ожидание разрешения обмена ,с памятью.Цель изобретения - повышение быстродействия устройства данными процессоров с памятью и между собой в устройстве обработки данных.20 Поставленная цель достигается тем, чтов устройстве для обработки данных, содержащем К процессоров и запоминающий блок, выполненный из подблоков памяти, причем первые входы-выходы процессоров соеди 809191иены через обц;ую шину с первыми входами- выходами подблоков памяти запоминающего блока, а вторые входы-выходы каждого процессора соединены через соответствуюшие шины со вторыми входами-выходами подблоков памяти запоминающего блока, число подблоков памяти в запоминающем блоке соответствует числу процессоров и в устройство обработки данных введены дешифратор подблоков памяти и К блоков приоритета, причем вход дешифратора подблоков памяти соединен через общую шину с первыми входами-выходами процессоров, а выходы соединены с первыми входами блоков приоритета, вторые входы которых соединены с соответствующими выходами процессоров, первые и вторые выходы блоков приоритета соединены с первыми и вторьми управляющими входами подблоков памяти запоминающего блока.На чертеже представлена структурная схема устройства для обработки данных.Устройство содержит связанные общей шиной процессоры 1.1, 1,2, , 1.К, дешифратор 2 подблоков памяти, связанный с общей шиной адресной шиной подблоков памяти, подблоки 3.1, 3.2, ,.З.К памяти, связанные через интерфейс 4 общей шины с общей шиной и через индивидуальные интерфейсь: 5.1, 5.2,5.К с соответствующими шинами процессоров, блоки 6.1, 6,2, , 6.К приоритета, связанные по входам с выходами дешифратора и с управляющими линиями индивидуальных шин процессоров, а по выходам с управляющим входом интерфейса общей шины и с управляющими входами индивидуальных интерфейсов 5.1, , 5.К.Устройство для обработки данных работает следующим образом.Любые из К (гп К) процессоров 1,1, 1.2, , 1.К, независимо друг от друга во времени, формируют физические адреса для обращения к памяти или к другому процессору. Значение кода адреса определяет путь обращения любого процессора 1 1 (1 = 1, 2, , К) либо к подблоку памяти 31 через индивидуальную шину 1 и индивидуальный интерфейс 51, либо по общей шине к процессору 1.) (13; 1) = 1, 2,К) или к подблоку З.п (1и, 1, и = 1, 2, , К) памяти. Если сформированный процессором 1,1 код адреса совпадает с андресом собственного подблока памяти 3 1, то процессор по соответствующей шине через интерфейс 5.1 связывается с ним непосредственно, а если код адреса не совпадает, то процессор осуществляет акт захвата общей шины на обращение по обшим для устройства обработки данных правилам захвата общей шины в соответствии с собственным приоритетом, Параллельно процессору, производящему обмен по общей шине, любые другие гппроцессоров могу производить обмен по индивидуальным шинам со своими блоками памяти. Адрес, вырабатываемый процессором, произ и юо ЭЯ Формула изобретения 4 зе 551 Е 5 тв водящим обмен по общей шине, поступает на входы дешифратора 2, и в случае обращения данного процессора 1 1 к подблоку З.п (1 Ф ппамяти дешифратор возбуждает соответствующий выход, и сигнал запроса поступает на один из входов блока 6.п приоритета.Если на второй вход блока 6.п приоритета поступает запрос на обращение к подблоку З.п памяти от процессора 1.п, то в зависимости от приоритета, соответствуюший блок приоритета запускает ими интерфейс 4 общей шины или индивидуальный интерфейс 5,п, обеспечивая тем самым обмен с подблоком З.п памяти или процессора 1.1 по общей шине, или процессора 1.п по индивидуальной шине.Параллельно данному обращению остальные тпроцессора могут беспрепятственно обращаться к своим подблокам памяти, что обуславливается избирательностью дешифратора 2 и тем фактом, что по общей шине одновременно не может производиться больше, чем один обмен. Если процессор 1 1 обращается не к памяти, а к другому какому-либо из процессоров, то обмены по индивидуальным шинам не мешают и не задерживаю. этого обращения.В предлагаемом устройстве повышается производительность системы за счет ликвидации потерь времени на ожидание в последовательном канале связи процессоров с памятью и увеличения степени распараллеливания обработки данных, хранящихся в памяти, увеличивается быстродействие самих обменов с памятью в связи с тем, что процессоры.при обмене с собственными подблоками памяти не теряют время на обработку прерывания и захват магистрали. Кроме того, устройство отличается простотой реализации и невысокими затратами на распараллеливание шин обмена. Устройство для обработки данных, содержащее К процессоров и запоминающий блок, выполненный из подблоков памяти, причем первые входы-выходы процессоров соединены через общую шину с первыми входами- выходами подблоков памяти запоминающего блока, а вторые входы-выходы каждого процессора соединены через соответствующие шины со вторыми входами-выходами подблоков памяти запоминающего блока, отличающееся тем, что, с целью повышения быстродействия устройства, число подблоков памяти в запоминающем блоке соответствует числу процессоров и введены дешифратор подблоков памяти и К блоков приоритета, причем вход дешифратора подблоков памяти соединен через общую шину с первыми входами-выходами процессоров, а выходы со809191 Составитель В. Латышев Редактор А. Власенко Техред А. Бойкас Корректор Н. Стен Заказ 18/59 Тираж 756 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж - 35, Раушская наб д. 415 филиал ППП Патент, г. Ужгород, ул. Проектная, 4единены с первыми входами блоков приоритета, вторые входы которых соединены с соответствующими выходами процессоров, первые и вторые выходы блоков приоритета соединены соответственно с первыми и вто- кл рыми управляющими входами подблоков памяти запоминающего блока. кл Источники информации,принятые во внимание при экспертизе1. Патент Великобри:анин Ма 1476212,б 06 Г 13/00, 1974.2. Патент Великобритании Мо 1485758,6 06 Г 13/00, 1973 (прототип).