Шифратор

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 31. 07. 78 (21) 2653086/18-24 (51)М Л Союз Советских СОЦИаПИСтИЧЕСИИх Ржпубликс присоединением заявки Мо(23) Приоритет С 11 С 11/06 Государственный комитет СССР по делам изобретений и открытийОпубликовано 300780, Бкзллетень Мо 28 Дата опубликования описания 30, 07. 80(54) ШИФРАТОР Изобретение относится к запоминающим устройствам и может быть использовано в автоматизированных системах управления, контроля и обработки ин- формации.По основному авт. св. Р 590825 известен шифратор, содержащий ячейки памяти, выходы которых подключены к первому входу соответствующих элементов считывания, вторые входы которых подключены к шине разрешения считывания, формирователк сигналов сброса, выходы которых подключены к входам соответствующих ячеек памяти, дешифратор, формирователи входных сигналов, входы которых подключены к выходам соответствующих элементов считывания, а выходы - к входам дешифратора к входам соответствующих Формирователей сигналов сброса, иэлементы ИЛИ,первые входы которых соединены с выходами соответствующих ячеек памяти, кроме первой, второй вход первого элемента ИЛИ соединен 25 с выходом первой ячейки памяти и с третьим входом последующего элемента считывания, а выходы всех элементов ИЛИ соединены с вторыми входами последующих элементов ИЛИ к с третьими входами последующих элементов считывания 11 .При использовании этого шифратора в устройствах автоматизкрованных систем управления, контроля и обработки информации не достоверно контролируется инФормация, поступающая на вход шифратора в процессе работы в связи с тем, что при несоответствки прошлой информации эталонным данным невозможно принять решение о том, вызвано ли ненормальное состояние сигналов на выходе шифратора неисправностью шифратора или неверно сформированной инФормацией, поступающей на входы шифратора.Указанные обстоятельства снижают надежность шифратора.Цель изобретения - повышение надежности шифратора.Поставленная цель достигается тем, что шифратор содержкт триггер, элементы НЕ, две групы элементов И и дополнительные элементы ИЛИ, причем вды триггера подключены к одним из ьходов шифратора,а выход триггера соединен с первыми входами элементов И первой группы и входом одного кз элементов НЕ,выход которого подключен кперным входам элементов И второй группы,вторые входы которых соединены сдругими входами шифратора и входами других элементов НЕ, выходы которых подключены ко вторым входам элементов И второйгруппы, выходы элементов И подключены к входам дополнительных элементовИЛИ, выходы которых соединены совходами ячеек памяти,На чертеже изображена блок-схемашифратора. 1 ОШифратор содержит триггер 1, элементы 2-4 И первой группы, элементы5-8 НЕ элементы 9-11 И второй группы, дополнительные элементы 12-14ИЛИ, ячейки 15-17 памяти, элементы 18- 1520 считывания, шину 21 разрешения считывания, формирователи 22-24входных сигналов, дешифратор 25,формирователи 26-28 сигналов сброса, элементы 29, 30 ИЛИ, Вы Оход и входы шифратора, шина .21подключаются к ЭВМ 31. Входытриггера 1 подключены к одним из входов шифратора, а выход триггера 1 соединен с первыми входами элементов д2-4 И и входом элемента 8 НЕ, выходкоторого подключен к перным входамэлементов 9-11 И, вторые входы которых соединены с другими входами шифратора и входами элементов 5-7 НЕ,выходы которых подключены ко вторымвходам элементов 9-11 И . Выходы элементов 2-4 и 9-11 И подключены ковходам элементов 12-14 ИЛИ, выходыкоторых соединены со входами ячеек15-17 памяти,Ячейки 15-17 памяти подключены выходами к первым входам элементов 18-20считывания, вторые входы которых подключены к шине 21 разрешения считывания. Выходы элементов считывания подключены к входам формирователей 22-24входных сигналов, выходы которых подключены ко входамдешифратора 25 ивходам формирователей 26-28 сигналоьсброса. Выходы формирователей 26-28сигналов сброса соответственно подключены ко вторым входам ячеек 15-17 памяти.Ячейки 16, 17 памяти подключенывыходами к первым входам соответстнующих элементов 29, 30 ИЛИ. Выход элемента 29 ИЛИ подключен ко второму входу последующего элемента 30 ИЛИ итретьему входу соответствующего элемента считывания. Первый вход элемента 29 ИЛИ соединен с выходом ячейки 55памяти 15. Второй вход элемента 29ИЛИ соединен с выходом ячейки 16 памяти. Первый вход элемента 30 ИЛИ сосоединен с выходом ячейки 17 памяти.60Входами шифратора являются вторыевходы элементов 9-11 И, на которыепоступают входные сигналы.Шифратор работает следующим образом. 65 Контролируемые сигналы, появляющиеся на входах шифратора, проходя через элементы 9-11 И и элементы 12- 14 ИЛИ поступают на входы ячеек 15-17 памяти, ЭВМ 31 производит считывание из ячеек 15-17 памяти и с выхода дешифратора 25. Коды контролируемых сигналов поступают на вход ЭВМ 31.В ЭВМ 31 производится сравнение поступивших кодов контролируемых сигналон с эталонными кодами.Для повышения достоверности работы шифратора. производится периодическое инвертирование логического состояния контролируемых сигналон, осуществляемое ЭВМ 31 воздействием на триггер 1. Сигнал с выхода триггера 1 производит логическую инверсию входных сигналов, Это изменение отслеживается дешифратором 25 и с его выхода снимаются инверсные коды, характеризующие изменение состояния входных сигналон.Прямые и инверсные коды поступают на вход ЭВМ 31, где производится сравнение их с эталонными кодами.При неисправном состоянии шифратора на соответствующих его выходах будет отсутствонать инвертирование логического состояния или для общих логических состояний входного сигнала, или хотя бы для одного из логических состояний входного сигнала, что обеспечивает принятие достоверных решений при сравнении в ЭВМ принимаемой с шифратора ийформации с эталонными данными.Формула изобретенияШифратор по авт. св. Р 590825, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности шифра" тора, он содержит триггер, элементы НЕ, две группы элементов И и дополнительные элементы ИЛИ, причем входы триггера подключены к одним из входов шифратора, а выход триггера соединен с первыми входами элементон И первой группы и входом одного из элементов НЕ, выход которого подключен к первым входам элементов И второй группы, вторые входы которых соединены с другими входами шифратора и входами других элементон НЕ,выходы которых подключены ко вторым входам элементов И второй группы, выходы элементов И подключены ко входам дополнительных элементовИЛИ, выходы которых соединены со входами ячеек памяти.Источники информации,принятые во внимание при экспертизе1, йвторское свидетельство СССРР 590825, кл, 6 11 С 11/06, 1975752470 актор И аказ 4775 25 Тираж 662 Подписное ИПИ Государственного комитета ССС по делам изобретений и открытий Москва, Ж, Раушская на 9., д, 3035 ППП "Патент , г, Ужгород, уд. Проектная,4 Составитель В. Рудакововальчук Техред М. Петко КорректоР М. демчик