Адаптивное вычислительное устройство

(51)М. Кл. 6 06 Р 7/38 Государственный комитет СССР по делам изобретений и открытий(54) АДАПТИВНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО Изобретение относится к областивычислительной техники и предназначено дпя реализации логических и арифметических устройств и опеоапий. 5Известны вычислительные автоматы,построенные на основе однородных структур Г 1),Однако, соединение ячеек этих структур по принципу близкодействия наклады-Овает ограничения на синтез реализуемых в них устройств, приводит к большим затратам ячеек на образование соединительных каналов. Неоднородностьвнутренней структуры ячеек приводит ких низкой технологичности, чем объясняется ограниченный круг их практического использования.Наиболее близким по техническойсущности к предложенномуявляетсяадаптивное вычислительное устройство, содержащее матрицу многофункциональных логических элементов, входыкоторых подключены к выходам первойкоммутирующей матрицы, блок памяти,блок управления и первый блок настройки. Выходы первого блока настройкиподключены ко входам настройки первой коммутирующей матрицы, Выходыблока Управления подключены ко входам блока памяти и первого блока наст.ройки,а также к управляющим входаммногофункциональных логических элементов матрицы. Это устройство представляет одномерную вычислительнуюсреду, у которой логические модулимогут быть соединены последовательно,и их входы закреплены эа определенными разрядами блока памяти. Выходылогических модулей также закрепленыза разрядами блока памяти 2),Однако это накладывает ограничения на синтез устройства с разветвлениями и обратными связями, устройств с регистрами различной разрядности, повышает затраты оборудования и снижает быстродействие, в том числе и при выполнении операций над отдельными разрядами слов, например, при вычислениях над конечными полями, решении модулярных разностных уравнений. Эти недостатки объясняются отсутствием воэможностей соединять любые разряды элементов памяти с входами любого логического модуля.и выделять отдель ные эл емен ты памяти .Цель и зобрет ения - повышение быстродействия .Это достигается тем, что в устройство введены вторая коммутирующая матрица, второй блок настройки, соединенный своими выходами с настроенными входами второй коммутирующей матрицы, а входами - с соответствующими входами блока управления, группа элементов И, первые входы которых соединены с выходами многофункциональых элементов матрицы, Вторые входы элементов И соединены с выходами блока)0 памяти, а третьи входы элементов И группы соединены с соответствующими выходами блока управления, Выходы элементов И группы подключены ко входам второй коммутирующей матрицы. Входы блока памяти соединены со входами устройства и выходами второй коммутирующей матрицы. На чертеже изображены структурная схема адаптивного вычислительного устройства .Устройство содержит блок памяти чисел 1,коммутирующие матрицы 2 и 3 с блоками настройки 4 и 5,матрицу б многофункциональных логических элементов 25 (МЛЭ) 7,блок управления 8 и группу элементов И 9.Блок памяти 1 содержит элементы памяти (ЭП) 10, соединенные через элементы И 11 последовательно. Входами 12 устройства являются входы Э 11 30 10, а выходами 13 - выходы МЛЭ 7, Выход любого ЭП 10 через коммутирующую ,матрицу 2 может быть соединен с вхо- дом любого МЛЭ 7,причем на один и тот же МЛЭ могут быть поданы выходы нес кольких ЭП, расположенных в любом необходимом порядке. При этом коммути рующая матрица 2 обеспечивает выполнение операций сдвига и перестановок. Выходы любого МЛЭ через элементы И 9 и коммутирующую матрицу 3 могут быть подключены к входу любого ЭП, Выходы ЭП через элементы И 9 и коммутирующую матрицу 3 также могут быть подключены к входам ЭП для образования кольцевых регистров и выполнения операций циклического сдвига. Коммутирующая матрица 3 позволяет образовывать обратные связи и последовательное соединение МЛЭ 7 через ЭП и коммутирующую матрицу, 2, При этом ЭП выполняют. фун кции нормализуюших элементов. Элементы И 11 соединяют выходы и входы ЭП при подаче сигналов из блока управ-. ления, 8 на вторые входы схем И, позволяя тем самым образовывать последова тельные регистры сдвига. В противномслучае осуществляется параллельная работа ЭП. Выходы блока управления 8, подключенные к ЭП, обеспечивают выполнение операций .сброс и сдвиг. 60 Выходы блока Управления 8, подключенные к входам элементов 9, осуществляют выборку либо выходов ЭП, либо МЛЭ.Устройство работает следующим образом. 65 Перед началом работы в блоки настройки 4 и 5 коммутирующих матриц 2 и 3 записываются коды соединения ЭП и МЛЭ.По сигналам блока управления 8 осуществляется настройка коммутирующих матриц, установка элементов И 9 в требуемые положения, соединение ЭП, принеобходимости, в последовательные регистры, настройка МЛЭ 7 на реализациютой или иной логической функции. Настройка МЛЭ может осуществляться ипутем перестановки их входных сигналов посредством коммутирующей матрицы2. Входные сигналы поступают на вхо)ды 12 ЭП 10, с выхода которых числа,предназначенные для обработки, черезкоммутирующую матрицу 2 выдаются навходы МЛЭ 7, Результат, полученныйна выходах МЛЭ после прохождения обрабатываемых чиселчерез созданную схему либо выдается на выходы 13 устройства, либо записывается в элементы памяти для использования в вычисленияхна последующих этапах,Предлагаемое устройство,по сравнению спрототипом, имеет меньшее числоМЛЭ и точек коммутации при реализацииодинаковых схем, большее быстродействие и более простую настройку при реализации схем с обратными связями, привыполнении операций над отдельными регистрами.Так, например,при реализациикаскадного кольцевого делителя с переменным коэффициентом деления от 2 до999 предлагаемое устройство имеет большее быстродействие, почти в три разаменьшее .число точек коммутации и в 7раз меньшее число МЛЭ.Сравнение предлагаемого устройствас ячейками однородных сред показывает следующее. Большая интегральнаясхема (БИС), Описанная в 11 с, 154,позволяет выполнять не более девятифункций от четырех переменных, имеетсложный алгортм настройки и ограниченные коммутационные возможности.В то же время, при использовании в качестве МЛЭ программируемого запоминающего устройства с восемью адреснымишинами реализуются любые функции отвосьми переменных а полнодоступнаякоммутирующая матрица 8 х 8 можетбыть размещена в одном корпусе БИС.Формула изобретенияАдаптивное вычислительное устройство, содержащее матрицу многофункциональных логических элементов, входы которых подключены к выходам первой коммутирующей матрицы, блок памяти, блок управления и первый блок настройки, причем выходы первого блока настройки подк 7 ючены к входам настройки первой коммутирующей матрицы, выходы блока управления подключены к . входам блока памяти, первого блока на696446 ИПИ Заказ 6767 Тираж 780 ужгород, у исно Патент оектна я филиал. ПП стройки и управляющим входам многоФункциональных логических элементовматрицы, о т л и ч а ю щ е е с я тем,что, с целью повьпления быстродейстВия, введены вторая коммутирующаяматрица, второй блок настройки, соединенный своими выходами с настроечными входами второй коммутирующей матрицы, а входами - с соответствующимивходами блока управления, группа элементов И, первые входы которых соеди-иены с выходами многофункциональныхэлементов матрицы вторые входы соединены с выходами блока памяти и третьи входы элементов И группЫ соедине:н с соответствующими выходами блока управления, а выходы элементов И группы подключены к входам второй коммутирующей матрицы, причем входы блока памяти соединены с входами устройства и выходами второй коммутирующей 5 матрицы. Источники информации,принятые во внимание при экспертизе1, Евреинов Э.В. и Прангишвили И.В.О Цифровые автоматы с настраиваемойструктурой, И ., Энергия, 1974,рис. 7 - 13 а.2. Авторское свидетельство СССРР 454547, кл. С 06 Е 7/00, от 28.1272,