Динамическое запоминающее устройство

(088.8) Бюллетеньублико 07.01.8 5) Дата опубликования опи 2) Авторы изобретен Р, В, Смирнов и Г, Д. Софийский(71) Заявител МИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ УСТР(54 Изобрет лительной нающим усИзвести котором им щениям для ментах пам невысоким дежностью повысить надежение относится к области вычистехники, в частности к запомитройствам.о запоминающее устройство, в еют место прерывания по обрарегенерации информации в элеяти, кроме того, оно обладает быстродействием и низкой на. Наиболее близким к изобретению из известных устройств является устройство, содержащее двухканальные переключатели, первые входы которых соединены с адресными шинами, вторые входы - с соответствующими выходами первого счетчика, третьи входы через первый дешифратор подключены к соответствующим выходам второго счетчика, выходы двухканальных переключателей соединены с первыми вхо. дами элементов памяти, вторые входы ко. торых через шифратор подключены к одним числовым шинам, второй дешифратор, вы ходы которого подключены к другим чпс ловым шинам 2.Недостатком устройства является боль. шая избыточность оборудования, что увели чивает мощность, потребляемую устрой. ством, увеличивает его стоимость и снижает надежность работы. Цель изобретения -ность работы устройства.Это достигается тем, .то устройство содеркит регистр информации, элемент И и 5 шину управления, первые входы регистраинформации соединены с соответствующими выходами элементов памяти, вторые вхо ды - с выходамп первого дешифратора, третьи входы через элемент И соединены с 0 выходами второго дешифратора и шинойуправления, а выходы подключены к соот ветствуютцим входам второго дешифратора.На чертеже приведена структурная схема устройства.5 Устройство содержит двухканальныепереключатели 1, адресные шины 2, первый счетчик 3, первый дешифратор 4, второй счетчик 5, элементы 6 памяти, шифратор 7, числовые шины 8, второй дешифратор 9, 20 числовые шины 10, регистр 11 информации,элемент И 12, шину 13 управления.Устройство работает следующим образом.Код адреса обращения (чтения или запи си) поступает по адресным шинам 2 на первые входы двухканальных переключателей 1, па вторые входы которых с выходов первого счетчика 3 подается код адреса регенерации. Первый дешифратор 4 в соответствии с кодом, поступающим на его входы10 с выходов второго счетчика 5, возбуждает третьи входы двухканальных переключателей 1, в результате чего на первые входы соответствующих элементов 6 памяти, образующих один из разрядов запоминающего устройства, поступает код адреса регенерации, а на первые входы остальных элементов 6 памяти поступает код адреса обращения. В режиме записи код числа, поступаеощий по одним числовым шинам 8, преобра. зуется шифратором 7 в избьееочный код числа, позволяющий исправить однократ. ные и обнаруживать двойные ошибки (еееепример, код Хэмминга). Поскольку во время цикла регенерации в элементы 6 памя. ти, в которых в данный момент времеи осуществляется регенерация, запись информации не происходит, то поступающий с выходов шифратора 7 избыточный код числа записывается только в те элементы 6 памяти, которые не участвуют в данный момент времени в регенерации, т. е. в э;есмееете.е Е памяти, на первые входы которых постуедет код адреса обращения. В результате в элемент 6 памяти по адресу обращения записывается избыточный код числа, в котором может быть один ошибочный разряд (это эквивалентно появлению однократной ошибки в записанном кодс числа).В режиме чтения избыточный код числа считывается из элементов 6 памяти на регистр 11 информации. При этом элементы 6 памяти, образующие один из разрядов запоминающего устройства, в котором при чтении происходит регенерация информации, могут либо совпасть, либо не совпасть с элементами 6 памяти, в которых регепсрация информации происходила при записи кода числа. В первом случае считанный избыточный код числа может содержать нс более одного ошибочного разряда, а во втором случае - не более двух ошибочных разрядов. Дсшифратор 9 определяет количество ошибочных разрядов в считанном избыточном коде числа. Если код числа не содержит ошибочных позиций, то он выдается на другие числовые шины 10 без изменения. В этом случае, если считанный код числа содержит однократную ошибку, он корректируется дешифратором 9 и выдается далее на другие числовые шины 10. Если считанный код числа содержит двухкратную ошибку, то дешифратор 9 выдает сигнал двойной ошибки на первый вход элемента И. Стробирующий сигнал, поступаюеций на второй вход элемента И, разрешает прохождение сигнала двойной ошибки на третий вход регистра 11 информации, выполненного, например, на триггерах со счетным входом. При этом, поскольку на вторые входы регистра 11 информации с выходов первого дешифратора 4 поступает расшифрованный код адреса разряда регенерации запоми 15 20 25 30 35 40 45 50 55 50 нающего устройства при чтении, прохождение сигнала двойной ошибки на третьи входы регистра 11 информации приводит к инвертированию ошибочного разряда считанного кода числа по адресу, указанному дешифратором 4, т. е, происходит исправление одной ошибки и, следовательно, кратность ошибки уменьшается на единицу и становится равной единице, Далее избьеточееьей код числа с однократной ошибкой корректируется дешифратором 9 и выдается на вторые числовые шины 10, т. е. на выход запоминающего устройства.Таким образом, по сравнению с известным устройством, в котором используются избыточный код, исправляющий минимум две ошибки, в предлагаемом устройстве используются избыточный код, исправляющий одну и обнаруживающий две ошибки. Это дает возможность при длине информационного слова, равной 64, уменьшить на 100 ОЕО избыточность оборудования и потребляемую мощность и повышает надежность работы устройства, позволяя в то же время совмещать во времени циклы регенерации и обрацсеееея,Формула изобретения Динамическое запоминающее устройство, содержащее двухканальные переключатели, первые входы которых соединены с адресееьехее шинами, вторые входы - с соответствующими выходами первого счетчика, третьи входы через первый дешифратор. подключены к соответствующим выходам второго счетчика, выходы двухканальных переключателей соединены с первыми входами элементов памяти, вторые входы ко. торых через шифратор подключены к одним числовым шинам, второй дешифратор, выходы которого подключены к другим числовым шинам, отличающееся тем,что, с целью повышения надежности работы устройства, оно содержит регистр информации, элемент И и шину управления, первые входы регистра информации соединенье с соответствующими выходами элементов памяти, вторые входы - с выходами первого дешифратора, третьи входы через элемент И соединены с выходом второго дешифратора и шиной управления, а выходы подключены к соответствующим входам второго дешифратора. Источники информации, принятые вовнимание при экспертизе:1, Патент США3760379, кл. 340-173,1970,2. Авторское свидетельство СССРпо заявке2337573/18-24, кл, б 11 С 21/00,24.03.76.693 с 53 1 сдактор Н. Коляда Техред И. Заболотнова Корректор И. Осиповская Тип. Харьк, фил. пред. сПатентэ Заказ 19/27 Изд. Ме 107 Тираж 623 ПодписноеНПО Поиск Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5