Делитель частоты импульсов на семь

р ц 671034 Социалистичес ОБР И Реслубли К АВТОРСКОМУ СВИ ЬСТВУ 61) Дополнительное кс присоединением заявки сударственныи комите СССРрбанов, Б. Сытников Ш. Нгуенг, литического 71) Заявитель Всесою институт аия 54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ НА СЕМ Изобретенике.Известен делитель частоты, содержащий и триггеров, источник входных импульсов, блок выработки дополняющих импульсов, логические элементы И, предназначенные для передачи сигналов с выходов триггеров на входы 11.Недостаток такого делителя заключается в ограниченном частотном диапазоне.Наиболее близким по технической сущности к заявленному является делитель частоты, содержащий п триггеров, выполненных на логических элементах ИЛИ - НЕ, входы которых соединены с выходами логических элементов И, блок запрещающих вентилей, определяющих коэффициент деления частоты, усилители и формирователи, причем входы логических элементов И разрядов соединены с соответствующими выходами триггеров разрядов делителя (2,Недостаток этого делителя состоит в невысокой надежности.Цель изобретения - повышение надежности делителя.Предлагаемый делитель содержит пять триггеров, выполненных на логических элементах ИЛИ - НЕ, входы каждого из которых связаны с выходами логических элементов И. Первые входы логических эление относится к импульсной тех ментов И первого разряда соединены с прямым и инверсным выходами триггера четвертого разряда, первые входы логических элементов И второго разряда - с прямым 5 и инверсным выходами триггера пятогоразряда. Первые входы логических элементов И третьего разряда связаны с прямым и инверсным выходами триггера четвертого разряда, первые входы логических эле ментов И четвертого разряда - с прямым иинверсным выходами триггера третьего разряда, а первые входы логических элементов И пятого разряда - с прямым и инверсным выходами триггера второго раз ряда.Особенностью предлагаемого делителяявляется то, что в него введены логический элемент НЕ и дополнительный логический элемент И, выход которого соединен с дополнительным входом триггера пятого разряда, причем вторые входы логических элементов И первого разряда соединены с одним из входов триггера второго разряда, второй вход одного из логических элементов И второго разряда - с входной шиной и вторыми входами логических элементов И третьего разряда, а второй вход второго логического элемента И второго разряда - с одним из входов триггера третьего разря да, Вторые входы логических элементов К5 10 15 20 25 зо 35 40 45 50 55 бО б 5 четвертого разряда подключены к вторым входам одного основного и дополнительного логических элементов И пятого разряда и к выходу логического элемента НЕ, вход которого соединен с входной шиной, второй вход второго логического элемента И пятого разряда - к одному входу триггера четвертого разряда, а входы дополнительного логического элемента И - к прямым выходам триггеров первого и второго разрядов. Дополнительный вход первого логического элемента И третьего разряда соединен с инверсным выходом триггера пятого разряда,Структурная электрическая схема описываемого делителя частоты приведена на чертеже.Делитель частоты содержит триггеры 1 - 5, выполненные на логических элементах ИЛИ - НЕ 6 - 15, логические элементы И 16 - 26, логический элемент НЕ 27.Входной сигнал подан на входную шину 28, выходной сигнал снимается с выхода 29.Принцип работы делителя заключается в следующем.При поступлении первого импульса вначале появляется единичный потенциал на входной шине 28 устройства, и третий триггер изменяет свое состояние. Затем образуется единичный потенциал на выходе логического элемента НЕ 27, и четвертый триггер изменяет свое состояние.С поступлением второго импульса вначале появляется единичный потенциал на входной шине устройства, и второй триггер изменяет свое состояние. Третий триггер возвращается в исходное состояние, Затем оказывается отрицательный потенциал на выходе логического элемента НЕ 27, и четвертый триггер устанавливается в исходное положение,При поступлении третьего импульса вначале появляется единичный потенциал на входной шине устройства, и третий триггер изменяет свое состояние.Затем оказывается единичный потенциал на выходе логического элемента НЕ 27, и четвертый и пятый триггеры изменяют свое состояние.С поступлением четвертого импульса вначале появляется единичный потенциал на входной шине 28 устройства, и триггеры второй и третий возвращаются в исходное положение, а первый триггер изменяет свое состояние. Затем оказывается единичный потенциал на входе логического элемента НЕ 27, и четвертый и пятый триггеры устанавливаются в исходное состояние.При приходе пятого импульса вначале образуется единичный потенциал на входной шине устройства, и третий триггер изменяет свое состояние. Далее появляется единичный потенциал на выходе логического элемента НЕ 27, и четвертый триггер изменяет свое состояние, При приходе шестого импульса вначале оказывается единичный потенциал на входной шине устройства, и второй триггер изменяет свое состояние, а третий триггер переводится в исходное состояние.После этого образуется единичный потенциал на выходе логического элемента НЕ 27, и четвертый триггер возвращается в исходное положение, а пятый триггер изменяет свое состояние,При приходе седьмого импульса вначале появляется единичный потенциал на входной шине устройства, и триггеры первый и второй занимают исходное состояние, при этом оказывается единичный потенциал на выходе устройства. Затем появляется единичный потенциал на выходе логического элемента НЕ, и пятый триггер возвращается в иоходное состояние, Вся схема занимает исходное положение.Формула изобретенияДелитель частоты импульсов на семь, содержащий пять триггеров, выполненных на логических элементах ИЛИ в , входы каждого из которых соединены с выходами логических элементов И, причем первые входы логических элементов И первого разряда соединены с прямым и инверсным выходами триггера четвертого разряда, первые входы логических элементов И второго разряда соединены с прямым и инверсным выходами триггера пятого разряда, первые входы логических элементов И третьего разряда соединены с прямым и инверсным выходами триггера четвертого разряда, первые входы логических элементов И четвертого разряда соединены с прямым и инверсным выходами триггера третьего разряда, а первые входы логических элементов И пятого разряда соединены с прямым и инверсным выходами триггера второго разряда, отличающийся тем, что, с целью повышения надежности, в него введены логический элемент НЕ и дополнительный логический элемент И, выход которого соединен с дополнительным входом триггера пятого разряда, причем вторые входы логических элементов И первого разряда соединены с одним из входов триггера второго разряда, второй вход одного из логических элементов И второго разряда соединен с входной шиной и вторыми входами логических элементов И третьего разряда, второй вход второго логического элемента И второго разряда соединен с одним из входов триггера третьего разряда, вторые входы логических элементов И четвертого разряда соединены с вторыми входами одного основного и дополнительного логических элементов И пятого разряда и выходом логического элемента НЕ, вход которого соединен с входной шиной, второй вход второго логического элемента И пятого разряда соединен с одним входом триггера чет671034 Составитель Т. Артюхактор Е. Караулова Техред А. Камышиикова тепанов ктор Заказ 1532 Изд. ЛЪ 414 О Поиск Госуда о делам изобретен Москва, Ж-З 5, РТираж 1160рственного комитета СССРй и открытийушская наб., д. 4/5 Подписное П 03 Типография, пр. Сапунова, 2 вертого разряда, входы дополнительного логического элемента И соединены с прямыми выходами триггеров первого и второго разрядов, а дополнительный вход первого логического элемента И третьего разряда соединен с инверсным выходом триггсра пятого разряда. 6 Источники информации,принятые во внимание при экспертизе 1. Патент США Мз 3943379, кл, 307 - 225,опублик. 1976. 5 2. Заявка Японии Ъо 49-32621, кл. 98/5 с/32, 1974.