Усройство для динамического распределения памяти

Сотоэ Советских Соцнеянстнческнтт РеспубликОП ИСАНИЕ ИЗОБРЕТЕНИЯ н двтВ Скому СеиаютюдьСтВ24 с присоединением заявкиГювудврствениый комитет6 еввтв Мииквтрвв Свв двяам извврвтвеа открытий 3) Прио(54) УСТРОЙСТВО ДЛЯ ДИНАМИПАМЯТИ РАСПРЕ ЛЕНИ о предлагаемое устравнения, один из ко второму выходу базовых регистров, с входами устройстров первой и втответственно к друя и первым входам которых соединены я, а выходы элемен. ко 2 Изобретение относится к области запомнна.ющих устройств.Известны устройства для динамического распределения памяти, построенниые на принципестраничной организации памяти н включающиев себя преобразования виртуальных адресов вфизИческие .Страничное динамическое рас.пределение памяти неэффективно с точки зрения использования памяти, так как логическиесегменты программ и данных разбиваются научастки, равные стандартному размеру страниц. тОПри. этом оперативная память используется.лишь на 70 - 75%,Наиболее близким но технической сущностик изобретению является устройство для динамического распределения памяти, содержащеерегистр адреса, первый выход которого подключен к одному нз входов блока суммирования, элементы И )21.В этом устройстве обеспечивается распределение памяти непрерывными разделами, когдакаждой активной программе выделяется раздел (непрерывный участок) в памяти,Недостатком этого устройства являетсяфрагменгация памяти, когда суммарный объемсвободной памяти может быть больше, .ем требуется вновь загружаемой программе, одна 2каждый свободный участок меньше объема,необходимого для данной программы, В этих случаях новая программа ие загружается до появления свободного участка достаточного объема,. либо производится объединение занятых участков памяти в одну сплошйую область, связанное с большим количеством переписей типа память-память и корректировок управляющих таблиц как внутри программы, так. и в супервизорных программах. В обоих случаях значительно снижается производительность системы, в состав которой входит устройство для динамического распределения памяти. Целью изобретения является повышение быстродействия устройства тт эффективной емкос- . ти памяти. Это достигается тем, чт ройство содержит блок с входов которого подключен регистра адреса, н группы входы которых соединены ства, выходы базовых реги рой групп подключены соо гнм входам блока сравнени элементов И, вторые входы с выходами блока сравненигоцподк гкцсн. к другим входам блока сумчирования.Прц этом создается возможность объединения разрозненных свободных участков оператцвцои памяти, имеющих произвольную длину, в одно сплошное поле математических адресов.На фиг.изображена структурная схема описьваемого устройства; ца фиг. 2 - схема олока сравнения.Устройство содержит регистр 1 адреса, предназначенный для хранения математического адреса и соединенный с первым 2 входом устройства, блок сравнения 3, блок суммирования4, базовьсе регистры 5 первой группы, элсчецтыИ 6. Выход блока суммирования 4 соединен свыходом 7 устройства. Входы регистров 5подключены гс входам 8 устройства. Устрсггс вотакже содержит базовые регистры 9 второйгрхппы, входы которых подключены к вхсдам10 устройства.Базовые регистры 5 и 9 предназначены соответственно для хранения информации о длинах фрагментов памяти и о начальных адресахфрагментов.Входы 2, 8, 10 соединены с регистрами процессора (на фцг. 1 ц фцг, 2 не показаны).11 ервый выход регистра 1 подключен к одному входу блока 7.Блок 3 сравнения (см. фиг. 2) содержити блоков 11, 1, ,11, предназначенных дляобразования знаков разностей между содержимым регисгра 1 и базовыми регистрами 5.Пс г 1 ц входы блоков 11 соединены с входом2блока 3, а вторые входы блоков 11 - с соответствующими входами 13 блока 3: второй входблока 11, - с входом 13 второй вход блока11 - с входом 132 и т. д.Первые выходы блоков 11 (кроме блока 11)сое;сццены с первыми входами элементов И 14,Первый выход блока 1является первым выходом 15 блока 3. Вторые (цнверсные) выходыблоков 11 соединены с входами элементов И14, больших по номеру; второй выход блока11соединен со вторыми входами элементов И1414; 14, второй выход блока 11, - сгрстьими входами элементов 4,1414 иг. д.Ниже описан прццццц работы предложенного устройства.Математическое иоле адресов длиной 1. отооражается в физические фрагменты оперативцой памяти длиной 11,1 с начальными адресами а,а ,и, прцчечцт:Отображение математического адрсса Л, вф зицескцй адрес А осусцествляется с цспользоцгсцце оазовых регистров 5 и 9.В базовые регистры 5 и 9 заносятся:(гг х - а,г =с 1 В)= (1)=Информация в эги базовые регистры зацсгсцтс ц режиме с)цервцзора после анализагцблиц свс.гцых уцасгкссв памяти. Содержимое базовых регистров 5 сравнивается с математическим адресом А, хранящимся в регистре 1. Сравнение осуществляется в блоке 3. Определяется номербазового регистра 5, для которого51. В; ) - Аг, ) 0 и.(1.В, ) . - А ( 0 (2)для ) =1,2 - 1,В блоках 11,11,11 параллельно вырабатываются знаки разностей между Аи).В; (первые выходы блоков 1) . При этомимеется такой номерблока 11, для котороговыполняется следующее условие: на первыхвыходах блоков 11- запрещаюсцийпотенциал, а ца первых выходах блоков 11,) - разрешающий потенциал. На всехвыходах блока 3, кроме г-го - запревцающийпотенциал, так как на первые входы элементовИ 14, (1 поступает запрещающий потеццио ал с первых выходов блоков 11;, а ца (г+1) -ыевходы элементов И 14 (1 посгупает запрещающий потенциал со второго (инверсного)выхода блока 11. На выходе 15.: - разрешающий потенциал, так как ца первый вход элемента И 14; поступает разрешающий потенциал с первого выхода блока 11,:, а на остальцыс ( - 1) входов поступают разрешающие потенциалы со вторых (инверсных) выходов блоков 11; ( .Тсгким образом блок 3 реализует неравензо стваПо разрешающему потенциалу на г-ом вьгходе блока 3 на вход блока 4 поступает содержимое г-го базового регистра 9. клапанируемоеразрешающим потенциалом 1-го выхода блока 3.Физический адрес образуется в блоке 435 суммированием содержимого регистра 1 (А)и выбранного базового регистра 9 (В,).-А,р =А+(Б,) =А, -г-а, - .: 1;.форду,га изобретения40Устройство для динамического распределения памяти, содержащее регистр адреса, первый выход которого подключен, к одному извходов блока суммирования, элементы И, отгичаюигееея тем, что, с целью повышения быстродействия устройства и эффсктивной емкости, оно содержит блок сравнения, один извходов которого подключен ко второму выходурегистра адреса, и группы базовых регистров,входы которых соединены с входами устройства, выходы базовых регистров первой и второйгрупп подключены соответственно к другимвходам блока сравнения и первым входам элементов И, вторые входы которых соединены свыходами блока сравнения, а выходы элементов И подключены к другим входам блокасуммирования,Источники информации, принятые во внимание при экспертизе:1. Патент США3825.904, кл. 340 - 172.5,1974.2. 11 атецт США3400.31, кл. 34012.5,ьо 1965.