Параллельный двоичный сумматор

ОП ИСАНИ ИЗОБРЕТЕН И Союз СоветскихСоциалистическихРеспублик 1 598 О 7(22) Заявлено 12.0 71 (21)1682285/18/2 1) М. Кл б 06 Р 7/Э 88 присоединенйем заявк Гвсударстввнный квинт Соната Мкнкстров ССС по Авлаи кзобрвтвнкй н вткрыткй(45) Дата опубликования описаниФ 17.02.7(54) ПАРАЛЛЕЛЬНЫЙ1 ВОИЧНЫЙ СУММАто Изобретение относится к цифровой вычислительной технике, в частностик устройствам для суммирования чисел, представленных в двоичном коде.Известны параллельные двоичные сумматоры, содержащие цепи формирования подготовительных функций и цепи одновременного формирования переносов для всех разрядов суммируемых чисепЩ. Они характеризуются бопьшим количеством логических уров О ней в цепях формирования переносов, что приводит к увеличению времени сложения.Наибопее бпизким к изобретению техническим решением явпяется параллельный двоичный сумматор, содержащий в каждом И разряде эпементы И-НЕ и И-ИЛИ-НЕ, входы первого эпеменга И-ИЛИ-НЕ соединены с шинами инверсных копов разрядов слагаемых, входы второго эпемента И-ИЛИ-НЕ соединены с шинами прямых и инверсных кодов р разрядов слагаемых, выход первого элемента И-ИЛИ-НЕ соединен со входом первого эпемента И-НЕ, выход второго элемента В ИЛИ-НЕ соединен со входом второго элемента И-НЕ и со входами третьего элемента И-ИЛИ-НЕдругие входы которогосоединены с выходами первых и вторыхэлементов И-ИЛИ-НЕ всех предьтдушйх разрядов,121. Этот известный сумматор требует значительных затрат оборудования иимеет недостаточно высокое быстродействие,что обусловлено задержкой на каждом изчетырех погичвских уровней,11 епью изобретения является создание устройства позволяющего складывать два кисла за меньшее, по сравнению в извесч. ным сумматором время, т,е. имеющее меньшее количество логических уровней и требующее дпя реапизапии меньшего оборудования. В описываемом сумматоре это достигается тем, что в нем выход второго элемента И-НЕ соединен с первым входом третьего элемента И-НЕ, второй вход которого соединен с выходом первого элемента И-НЕ предыдущего разряда, третий вход третьего элемента И-НЕ соединен с выходом третьего эпемента И-ИЛИ-НЕ предыдущего разряда, выход третьего элемента И-ИЛИ-НЕ и выход третьего элементвИ-НЕ соединены, соответственно, с выходными шинайи сумматора,На чертеже представлена схема одногоразряда параллельного сумматора.Он состоит из эпементов И-И ЛИ-Н Е 1 5и 2, элемента И-НЕ 3, элемента И-ИЛИ-НЕ4, элементов И-НЕ 5 и 6, эпемента 7 нагрузки, шнн 8 и 9 прямых и инверсных кодов разрядов спагаемых и выходных шин10 сумматора.Спожение двух чисел выпон пологической формуле,Рл = А Е Вп Е С , (1)где и номер разряда сумматора; .15Яп значение разряда суммы двух чисен А Я 1, слагаемые;Спперенос нз младшего разряда. Г 1 рн этом перенос С из 33-го разрядаза формируется одновременно дпя каждого разряда ио формулеи п )м- п: п-у п) и +.Т иТд2 п - Кп Сягде Еп = Аи)3 пТи = АЮВл.Элемент И-ИЛИ-НЕ 1 вырабатывает сигнал элемент И-ИЛИ-НЕ 2 вырабатываетсигнал Т 1, эпемент И-НЕ 3 инвертируетсигнап 3 эпемент И-ИЛИ-НЕ 4 вырабаты-,-вает сигнал переноса бэпемент И-НЕ 5 инвертирует си гнан Гц элемент И-НЕ 6 выр абаты ваетсигнап 8,СигнапыСо, К-К, Т-ТсвырабатыЫаются в мпадших разрядахсумматора. 40В каждом разряде слагаемые Аи ИП подаются параппепьно на входы эпементов.И-ИЛИ-НЕ 1 и 2, в результате чего на выходе вырабатываются сигнапы фСобствен иый перенос Кп и Сумма по модулю цвай Тт, Эпемент И-ИЛИ-НЕ 4 вырабатывает обратный код переноса С,. представляющий собой обратный код переноса иэ,разряд"без учета сигнапа.фСобственный перенос Кт.е, по формупе (2) без первого чпена,";.Элемент И-НЕ 3 инвертирует функцию сигнала Собственный перенос. Затем, как следует из формулы (1), дпя нопучения суммы 3каждого разряда необходимо сложить по модупю два сигналы Т и Сп- Для этого в описываемом устройстве эпемент И-НЕ 6 осушествпяет сборку снгнапов Тп, КтСп., в результате чего с выхода элемента И-НЕ 6 получают сигналЮЪ ф фЗпТСи=Тп+Сп.где С. полный перенос из предыду 1 пегоразряда.Сигнап с выхода эпемента И-ИЛИ-НЕ 4имеет видСп: тС.,Таким образом,. сумма каждого разряда представпяется усповно двумя сигналами, один из которых имеет значение Сп а другой 8 К схеме, испопьзуюшей полученное значение суммы, необходимо подключать оба сигнала, составляющих сумму, так, чтобы реапизовапась функцияп= Сп 8Формупа изобретенияПараппепьный двоичный сумматор содержащий в каждом разряде эементо" И-НЕ и И-ИЛИ-НЕ, входы первого эпемента ИИЛИ-НЕ соединены с шинами инверсных кодов разрядов спагаемых, входы второго элемента И-ИЛИ-НЕ соединены с шинами прямых и инверсных кодов разрядов слагаемых выход первого элемента И-ИЛИ-НЕ соединен со входом первого эпемента И-НЕ, выход второго эпемента И-ИЛИ-НЕ соединен с со входом второго элемента И-НЕ и со входами третьего элемента И-ИЛИ-НЕ, другие входы которого соединены с выходами первых и вторых элементов И-ИЛИ-НЕ всех предыдуших разрядов. о т и и ч а юш н й с я тем, что, с целью повышения быстродействия и сокрашения оборудования, выход второго эпемента И-НЕ соединен с первым входом третьего эпемента И-НЕ, второй вход которого соединен с выходом первого эпемента И-НЕ предыдущего разряда, третий вход третьего элемента И-НЕ соединен с выходом третьего элемента ИИЛИ-НЕ предыдущего разряда, выход третьего элемента И-ИЛИ-НЕ и выход третьего эпемента И-НЕ соединенысоответственно, с выходными шинами сумматора. 1Источники информации, принятые во внимание при экспертизе:1, Майоров С. А. и пр. Структура 1 ВМ, Л., Машиностроение, 1970.2. Мак-Сорпи, Быстродействующее,арифметическое устройство в двоичных вычислитепьных машинах, Труды института радиоинженеров, М 1, 1961 (русский перевод).508071 юрИеЫ эвтбю Составитепь В, Березкинюрина Техреа М, Борисова Корректор С, Гарасииик е пакт ипиап ППП фПатент, г, Ужгород, уп, Проекти Тираж 826 твенного комитета депам изобретений ква, Ж, Раушс э 1237/401 НИИПИ Государпо113035, Мос Подписноевета Министровткрытийнаб., д, 4/5