Устройство для связи процессоров

Союз Советских Социалистических Республик(43) Опубликовано 30.0 Государственный комутет Совета Министров СССР по аелам изобретений 681.3 (088. юллетень Ъ 5) Дата опубликования описания 30.01.78 н открытии(54) УСТРОЙСТВО ДЛЯ СВЯЗ ССОРОВ Изобретение относится к области вычислительной техники и может быть использовано для связи мощных процессоров как между собой, так и с модулями оперативной па мяти многопроцессорной системы.Многопроцессорные системы должны удовлетворять требованию быстрой динамической реконфигурации, Выполнение программ в системе производится даже при наличии минимально необходимых средств и неисправность модулей приводит только к увеличению времени выполнения. Параллельная работа всех модулей многопроцессорной системы дает существенный выигрыш в производительности, несмотря на замедление конфликтующих запросов к одному объекту и, соответственно, последовательное выполнение таких запросов, Высокая скорость работы во многом определяется простотой и параллельностью операций, выполняемых в системе,Известно устройство для связи процессоров 1, содержащее блок формирования физического адреса, схему сравнения, схемы передачи адресов, регистры, олок коммутации сообщений, триггеры, блок приема сообщения из канала, блок интерпретации сообщений, блок прерывания,Скорость работы этого устройства и надежность невысокие.Наиболее близким по сущности техническим решением задачи является устроиство для связи процессоров 21, содержащее регистры адреса абонента и отправителя, первый регистр адреса, схему уравнения, первый5 триггер, регистр выдачи и регистр приема.Недостатком данного устройства является низкое быстродействие при организации совместной работы процессоров.Целью предложения является повышениебыстродействия устройства.Поставленная цель достигается тем, чтов устройство введены второй регистр адреса, два узла передачи адреса, коммутатор, регистр защиты, дешифратор, второй триггер, 15 два элемента И, блок выработки микрокоманд и блок буферизации информации о прерываниях, причем выходы регистров адреса абонента и отправителя соединены со входами схемы сравнения И первого узла 20 передачи адреса, выход схемы сравнения через первый триггер соединен со входами первого и второго узлов передачи адреса, входы которых соединены с выходом первого регистра адреса, выход первого узла 25 передачи адреса через последовательносоединенные регистр выдачи и коммутатор соединен со входом регистра приема, выход второго узла передачи адреса соединен со входом второго регистра адреса, пер- ЗО вый выход регистра приема и выход регистра защиты соединен со входами дешифратора, выход которого через второй триггерсоединен с первыми входами элементов И,вторые входы которых соединены со вторымвыходом регистра приема, входы первогоэлемента И соединены с первым и третьимвыходами регистра приема, выходы элементоз И соединены со входами блоков буферизации информации о прерываниях и выработки микрокоманд.Блок-схема устройства приведена на чертеже,Устройство содержит регистр 1 адресаабонента, регистр 2 адреса отправителя, схему 3 сравнения, регистры 4 и 6 адреса, узлы6 и 7 передачи адреса, триггеры 8, 9, регистр10 выдачи, регистр 11 приема, коммутатор12, регистр защиты 13, дешифратор 14, элементы И 16, 16, блок 17 буферизации информации о прерываниях, блок 18 выработки микрокоманд.Устройство работает следующим образом.Адрес в устройство поступает из регистров14, на которых формируется физический адрес сообщения. Адрес абонента с помощьюсхемы 3 сравнивается с содержанием регистра 4 и, если совпадение происходит, то сообщение адресовано в собственную локальнуюпамять процессора. При этом триггер 8 устанавливается в состояние 1 и адрес ячейки памяти из регистра 4 через узел 7 поступает в регистр 6.Наличие в устройстве схемы 3 и регистра2 позволяет формировать адрес сообщения вдругой модуль многопроцессорной системы спомощью той же аппаоатуры, по тому жеалгоритму, как и в локальную память, и в тоже время, не посылать сообщения в собственную память (что бывает чаще) по длинному пути через канал и коммутатор 12. Единообразие формирования адресов в собственную память и память любого устройства,подключенного к коммутатору 12 сократитвремя формирования и передачи сообщениймежду процессорами, облегчит использованиедругих модулей многопроцессорной системы,а также увеличивает гибкость и надежностьвсей системы.Если же сооощение адресовано другомумодулю многопроцессорной системы, т, е, совпадения в схеме 3 не произошло, и, естестзенно, триггер 8 находится в нулевом состоянии, то узел 6 составляет сообщение нужного формата для передачи в канал через регистр 10, которое состоит из адреса отправителя, адреса абонента и адреса ячейки памяти, получаемых узлов 6 из регистров 2, 1и 4 соответственно.Далее коммутатор 12 передает сообщениемодулю-адресату. Устройство на входе последнего с помощью дешифратора 14 и регистра 13 анализирует адрес отправителя пришедшего сообщения. Номер каждого разрядадешифратора 14 соответствует адресу модуля в многопроцессорной системе. Здесь следует отметить принципиальную разницу в методах кодировки информации в регистре 2, в котором хранится двоичный ход номера данного 5 модуля, и в регистре 13, в котором каждыйразряд несет информацию о разрешении обращения к данному модулю из модуля, номер которого соответствует номеру разряда.Поэтому в отличие от схемы 3 дешифратор 14 должен расшифровать содержимое регистра 11 и передать содержимое соответственного разряда регистра 13 триггеру 9.Если разряд регистра 13, соответствующий адресу отправителя 11, не установлен в единицу, т. е. если модуль-отправитель не имеет права доступа к данному модулю, то дешифратор 14 устанавливает триггер 9 в нулевое состояние и в результате этого элемент И 16 передает все сведения о сообщении из регистра 11 в блок 16, в котором генерируются прерывания по причине неправильного адреса отправителя и сохраняется вся информация, необходимая для анализа прерывания операционной системой.Такая схема защиты позволяет оградитьпроцессор от сбоев в других устройствах и от ошибочных сообщений, поступающих из автономно работающих модулей.Если же адрес отправителя отмечен в регистре защиты 13 единицей, то дешифратор 14 устанавливает триггер 9 в 1, что определяет передачу адреса ячейки памяти из регистра 11 через элемент И 16 в блок 18.Функции и состав блока 18 определяютсятем, частью какого модуля многопроцессорной системы он является (процессор, оперативная память и т. п.).Для грубой оценки выигрыша в быстро.действии, полученного в предлагаемом устройстве, введем следующие обозначения:Т время цикла локальной памяти; Т - время передачи сообщения через 45блоки выдачи, приема и коммутации сообщений. К = МЯ/УЛ,где УЯ - количество обращений процессорак системной памяти;Л 1 Л - количество обращений,процессора к локальной памяти;М - относительный выигрыш в быст родействии.Учитывая, что время Т, + Т, передачи запроса к нелокальной памяти больше, чем время Т обращение к локальной памяти и в большинстве случаев на запрос в чужую память необходимы ответ, выигрыш М можно приближенно оценить по следующей формуле:М 2 Т+ Т 2 КТ,+ Т,Например, пусть Т, = 2 лксек, Т, = 1 лксек,получаем, если то М=1,6М = 1,33 М=1,17 К = 0,25 К=0,5 К=0,7,Если принять, что Т = 0,5 Ть то Далее, если допустить, что для большинства применений основная часть обращений процессора сосредоточена в локальной памяти, т. е. пустьК=0,4, то М= 1,3. В то же время при изменении К от 0,5 до 0,7 М изменяется от 1,33 до 1,1, т. е. не возникает существенных потерь с ростом числа обращений процессора к нелокальной памяти. Формула изобретения Устройство для связи процессоров, содержащее регистры адреса абонента и отправителя, первый регистр адреса, схему сравнения, первый триггер, регистр выдачи и регистр приема, отличающееся тем, что, с целью повышения быстродействия, в устройство введены второй регистр адреса; два узла передачи адреса, коммутатор, регистр защиты, дешифратор, второй триггер, два элемента И, блок выработки микрокоманд и блок буферизации информации о прерываниях, причем выходы 5 регистров адреса абонента и отправителясоединены со входами схемы сравнения и первого узла передачи адреса, выход схемы сравнения через первый триггер соединен со входами первого и второго узлов передачи адреса, входы которых соединены с выходом первого регистра адреса, выход первого узла передачи адреса через последовательно соединенные регистр выдачи и коммутатор соединен со входом регистра приема, выход второго узла передачи адреса соединен со входом второго регистра адреса, первый выход регистра приема и выход регистра защиты соединен со входами дешифратора, выход которого через второй триггер соединен с первыми входами элементов И, вторые входы которых соединены со вторым выходом регистра приема, входы первого элемента И соединены с первым и третьим выходами регистра приема, выходы элементов 25 И соединены со входами блоков буферизации. информации о прерываниях и выработки микрокоманд. Источники информации, принятые во вни 30 мание при экспертизе: 1. Патент США Мо Зб 18045, кл. 340-172.5, 1973. 2, Патент США М 3820078, кл. 340-172,5, 1975.