Запоминающее устройство с блокировкой неисправных ячеек памяти

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(51) М. К С 29/О заявки Х в)Ааретвввкый коактвтавета Мвккетров СССРво Аваев ваабрвтенкйв открытий(53) У 681. 327 (088.8) 3) Опубликовано 0501783 аоллетень та опубликования описания 1101(71) Заявитель 4) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С БЛОКИРОВКОЙ НЕИСПРАВНЫХ ЯЧЕЕК ПАМЯТИ Иэобретенищим устройствИзвестны эс блокировкойти тройства чеек пам оминающиееисправных тройств, соратор, а итель и денеисправной щий разряд я на резервизвестных у итель,;цеши ельные како обращении к соответствую коммутирует В одном иэ держащем нако также дополни шифратор, при ячейке памяти последней пер являсхема устроУс ции о ся вы едине у ти ще ны ли спра спит д рекцро ре т т е 30 относится к запоминаюНедостатком этого устройстваются большие аппаратурные затратНаиболее блиэким по техническк изобретению является эапомие устройство с блокировкой неих ячеек памяти, содержащее насоединенные с соответствующифраторами адреса, и блоком коошибок 12.В этом устройстве, работа кооснована на использовании самоктирующих кодов, исправляется тоодна ошибка в каждой ячейке памчто существенно снижает надежноустройства.Целью изобние надежностличения допус ретения является повыши устройства эа счет утимого уровня (количе 2ства) дефектов накопителя, а также обеспечения работоспособности устройства при всевозможных сочетаниях отказов в накопителях.Для этого устройство сдержит преобразователи кода и регистры по числу накопителей, одни из входов преобразователей кода подключены соответственно к адресным шинам, другие - к выходам регистров, а выходы преобразователей кода соединены соответственно со входами дешифраторов адреса,На чертеже изображена структурнаяпредложенного запоминающегойства (например, трехраэрядного),тройство содержит блок 1 коррекшибки, выход 2 которого являетходом устройства, а входы 3-5 соны с выходами накопителей 6-8 (например, одноразрядных), входы которых подключены к соответствующим дешифраторам адреса 9-11, Устройство также содержит преобразователи кода 12-14 и регистры 15-17 по числу нако пителей.Одни входы преобразователей 12-14 подключены соответственно к адресным шинам 18, другие - к выходам регистров 15-17, а выходы соответетвенно - ко входам дешифраторов адреса 9-11,В качестве преобразователя кодаможет быть использован, например,обычный двоичный сумматор, имеющийчисло разрядов, равное количествуразрядов кода адреса. Регистр может 8быть выполнен как тумблерный, поскольку хранит код неизменным в течениедлительного времени.Устройство работает следующим образом. ОЕсли на регистре 15 набран ноль,то при обращении по адресу ос преобразователь 12 не изменит код адресаи дешифратор 9 выберет ячейку памятис номером д; . Пусть на других регист- (8рах 16, 17 набраны коды 82 для второго регистра, Зб - для третьего ит.д 8, - для последнего (где Ечисло разрядов запоминающего устройства). Тогда при обращении по адресу ос к дешифраторам поступят кодыФ - для первого дешифраторам+йз для второго деяифраторао+3.- для третьего дешифраторав 6 4- для В-го дешифратора 25(М - число ячеек памяти в одном накопителе), Анализируя известные из.тестовой проверки устройства адресадефектных ячеек памяти каждого накопителя, можно подобрать значение отаким, чтобы при любом коде адреса сСна входе устройства слово, образованное одиобитиыми ячейками сс - первогонакопителя, сс Ф 82 - втоРОго, оС + Ззтретьего и т,д., не содержало бы более одного дефекта,Можно показать, что с вероятностьюР в.1 это всеГца удается при условии,чтО число дефектОв в каждом иакОпителв ие превышаетКс фПри достаточно высоких нероятнос-ютях успешного подбора (р 1-10 ) ве-личина К существенно возрастает.Можнотакже показать, что довольно сложноепреобразование кода адреса - сложениеего с кодом регистра (арифметическоесложение) - можно заменить беэ ущип ба для результата более простой операцией поразрядного слбжения (сложения по модулю 2). Эта последняя операция сводится к инвертированию разрядов кода адреса, для которых соответствующие разряды регистра,например тумблерного, включены, Могут быть применены и другие болев сложные преобразования кода адреса, то может привести к повышению значения К - допустимого числа дефектов в одном накопителе. Не язляется обязательным требованием, чтобы накопители, иэ которых строится устройство, были одноразрядными. Однако в этом случае необходймым условием является отсутствие многократных дефектов в любой ячейке памяти накопителя.Предпоженное устройство допускает большое число дефектных запоминающих элементов. Например, в устройстве, имеющем 39 разрядов (32 информационных и 7 контрольных) и емкость 256 К слов, можно допустить до ВЗ дефект ных элементов в каждом разряде, а при вероятнозсти неуспешного подбора порядка 10 - в три раза больше,формула изобретения Запоминающее устройство с блокировкой неисправных ячеек памяти, содержащее накопители, соединенные с соответствующими дешифраторами адреса иблоком коррекции ошибки,о т л и ч аю щ е е с я тем, что, с целью повышейия его надежности оно содержит преобразователи кода и регистры по числунакопителей, одни иэ входов преобразователей кода подключены соответственно к адресным шинам, другие - к выходам регистров, а выходы:.реобразователей кода соединено соответственно совходами дешифраторов адреса.Источники информации, принятые вовнимание при экспертизе:1, Авторское свидетельство9 407399, кл, Я 11 С 29/00 р 1972.2, Патент США 9 3436734,кл. 340-172,5, 1969,587509 Составитель В.Рудаковактор И.Марковская Гехред Н,Бабурка Корректор н.ковалев акаэ 143/ЦНИИП иал ППП Патент, г. Уигород, ул. Проектная, 4 осударственно по делам 13035, МоскваТирам,716 комитета эобретений ЖРауш Подписноовета Министров ССи открытийкая наб., д,.4/5