Устройство для управления динамической памятью

/О 5 62и )р,ДмК ТЕН БР СВИДЕТ ВУ ОРС Старостин е средства и систесредства и систе ПРАВЛЕНИЯ ДИ ЬЮсится к вычислительть использовано для дниковых запоминаносится к вычислительт быть использовано для оводниковых запоминамикросхемах динамичения в па ения вп ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССР(54) УСТРОЙСТВО ДЛНАМИЧЕСКОЙ ПАМЯТ(57) Изобретение атноной технике и может бьпостроения полупрово Изобретение отной технике и можепостроения полупрющих устройств наской памяти,Цель изобретения - повышение надежности и упрощение устройства.На фиг,1 показана принципиальная электрическая схема предлагаемого устройства; на фиг.2 - временные диаграммы его работы,Устройство управления динамической памятью содержит (фиг,1) генератор 1 импульсов регенерации, генератор 2 тактовых импульсов, первый 3, второй 4, третий 5, четвертый 6, пятый 7 и шестой 8 О-тригГеры, первый 9, второй 10, третий 11, четвертый 12, пятый 13, шестой 14 и седьмой 15 элементы 2 И - НЕ, элемент ЗИ 16, первый 17, второй 18 и третий 19 инверторы, восьмой 20, девятый 21, десятый 22 и одиннадцатый 23 элементы 2 И - НЕ, регистр сдвига 24, перющих устроиств на микросхемах динамической памяти. Устройство управления динамической памятью содержит генератор импульсов регенерации, генератор тактовых импульсов, шесть О-триггеров, семь элементов 2 И - НЕ, элемент 3 И, три инвертора, восьмой, девятый, десятый и одиннадцатый элементы 2 И - НЕ, регистр сдвига, два элемента 2 И, двоичный счетчик, мультиплексор, элемент 3 И - НЕ, дешифратор синхросигнала столбца, элемент 4 И-НЕ, шинный приемопередатчик и четвертый инвертор, 2 ил,вый 25 и второй 26 элементы 2 И, двоичный счетчик 27, мультиплексор 28, элемент ЗИ - НЕ 29, дешифратор синхросигнала столбца 30, элемент 4 И-НЕ 31, шинный приемопередатчик 32 и четвертый инвертор 33,Адрес обращения в память АОВ посту- С пает на инверсный вход 34 устройства. При Ь этом разряды АОВ разделяются на разряды 00 адреса строки АК 35, разряды адреса столб- ф ца АС 36 и разряды выбора банка АВ 37, которые поступают на соответствующие входы мультиплексора 28 и дешифратора 30, Данные О, которыми источник обращения обменивается с памятью, поступают на вход 38 устройства. Соответственно данные ОМ, которыми память обменивается с источником обращения, поступают на выход 39 устройства.Сигнал обраще мять МЯ посту пает на вход обращ вмять 40 устройства.10 20 25 30 40 50 55 Синхросигнал готовности памяти ЯЯ поступает на выход 41 устройства. Кроме того,устройство вырабатывает синхросигналстроки ЙАЯ, поступающий на выход 42,синхросигналы столбца САЯО - САЯЗ,поступающие на выходы 43, и сигнал управления записью в память Р/Е, поступающийна выход 44. Мультиплексированный адресАМ подается в память через выход мультиплексированного адреса памяти 45 устройства, Сигнал записи в память ЮЯ поступаетна вход управления записью 46 устройства.Предлагаемое устройство управлениядинамической памятью работает следующим образом,В любой момент времени устройствоможет находиться в одном из трех состояний; ожидания, регенерации, памяти и обслуживания обращения в память,В состоянии ожидания на входы устройства управляющие сигналы не подаются.Триггеры 3, 5, 47 установлены в "1", триггеры 4, 6,48 сброшены в "0". При этом устройство не выдает в память никакихсинхросигналов, а приемопередатчик 32 отключен,Регенерация памяти в устройстве инициируется по положительному фронту сигнала с выхода генератора 1. Этот сигналсбрасывает триггер 3 в "0", Сигнал "1" синверсного выхода триггера 3 поступает наинформационный вход триггера 4, Положительный фронт очередного тактового сигнала С КЕ запишет в триггер 4 "1", Если в этотмомент нет состояния обращения в память, 3т.е, устройство находится в пассивном состоянии и на выходе элемента 2 И - НЕ 12сигнал "1", то триггер режима, образуемыйэлементами 2 И - НЕ 13 и 14, принимает состояние "регенерация" и на выходе элемента 13 устанавливается сигнал "0". Этотсигнал после инвертирования в инверторе18 поступает на второй управляющий входмультиплексора 28 и устанавливает мультиплексор на передачу адреса регенерации свыхода двоичного счетчика 27 на выход 45мультиплексированного адреса АМ, Крометого, сигнал "0" с выхода элемента 13 вызывает появление "1" на выходе элемента 2 И -НЕ 15. Поэтому положительным фронтомочередного тактового сигнала С КН с выхода генератора 2 через элемент ЗИ 16 устанавливается в "0" триггер 7. Положительныйфронт очередного синхросигнала С К через элемент 2 И 26 записывает "1" в первыйразряд регистра сдвига 24, а последующиесинхросигналы последовательно записывают "1" в старшие разряды регистра. Сигналс инверсного выхода первого разряда регистра подается на выход 42 как синхросигнал строки РАЯ и вместе с адресом АМ регенерируемой строки на выходе 41 осуществляет регенерацию строки с номером, содержащимся в счетчике 27, во всех микросхемах памяти. При этом синхросигналы столбца САЯ не вырабатываются вследствие запрета сигналом "0" на первом входе элемента ЗИ - НЕ 29, а приемопередатчик 32 остается отключенным. Через четыре такта сигналаС КЕ сигнал "1" с прямого выхода четвертого разряда регистра 24 вызывает появление сигнала "0" на выходе элемента 2 И - НЕ 22. Этот сигнал "0" устанавливает триггер 7 в "1" и через инвертор 19 и элемент 2 И 25 подает сигнал "1" на элементы 2 И - НЕ 9 и 10, В результате на выходе элемента 2 И - НЕ 9 устанавливается "0", а триггер 3 - в "1". Очередной тактовый сигнал С К записывает "0" в первый разряд регистра 24, снимаясинхросигнал строки РАЯ, Вместе с тем обслуживание следующего запроса (обращение в память) возможно лишь после появления сигнала "1" на инверсном выходе второго разряда регистра сдвига 24, поступающего на третий вход элемента ЗИ 16, Этим обеспечивается требуемое время подзаряда ячеек регенерируемых строк микросхем памяти.Сигнал запроса на обслуживание обращения в память МЯ поступает на вход 40 устройства и сбрасывает триггер 5 в "0", Положительный фронт тактового импульса С К записывает "1" в триггер 4, Если в данный момент нет обслуживания регенерации, то триггер состояния, образуемый элементами 2 И-НЕ 13 и 14, устанавливается в состояние обслуживания обращения в память, и на выходе элемента 14 будет сигнал "0", а элемента 13 - "1". Сигнал "1" свыхода элемента 13 поступает через инвертор 18 на второй управляющий вход мульти- плексора 28 и определяет выбор мультиплексором первого и второго информационных входов, При этом в триггере 8записан "0".Поэтому на выход 45 мультиплексированного адреса АМ поступает адрес строки АВ с первого входа мультиплексора 28, Сигнал "0" с выхода элемента 2 И - НЕ 14 устанавливает "1" на выходе элемента 2 И-НЕ 15. Поэтому положительный фронт тактового сигнала С КН запишет "1" в первый разряд регистра 24 и вызовет появление синхросигнала строки РАЯ . После записи"1" в первый разряд регистра 24 очередной синхросигнал С КН запишет "1" в триггер 8, что вызовет переключение мультиплексора 28 и подачу на выход 45 кода адреса столбца АС со второго входа мультиплексора. После записи "1" во второй разряд регистра 24 на5 10 15 20 25 30 35 40 45 50 55 выходе элемента ЗИ - НЕ 29 появляется сигнал "0", который разрешает работу дешифратора 30. На одном из его выходов, соответствующем коду адреса выбора банка АВ 37 ча информационном входе дешифратора, появляется синхросигнал столбца САЯ 09-САЯЗ . Одновременно с сигналом ВАЯ 1 на выходе элемента 4 И - НЕ 31 появляется сигнал управления записью И/Е, если осуществляется операция записи в память и на входе 46 установлен сигнал ОЯ, равный"1". Сигнал В/Е 3 подается до момента записи "1" в третий разряд регистра сдвига 24, т.е. в течение двух тактов. При записи "1" в четвертый разряд регистра 24 сигнал "0" с выхода элемента 2 И - НЕ 22 устанавливает триггер 7 в "1", а положительный фронт С КН через элемент 2 И 25 сбрасывает триггер 6 в "0" и устанавливает триггер 5 в "1", Одновременно на выходе триггера, образуемого элементами 2 И - НЕ 20 и 21, устанавливается сигнал "1" готовности памяти ЯЯ, Если осуществляется операция чтения данных, то сигнал МЯ равен "1" и на выходе элемента 2 И - НЕ 23 появляется "0", который блокирует на первом входе элемента 2 И 26 тактовый сигнал С К . Поэтому сдвиг регистра 24 приостанавливается и возникает пауза фиг,2), длительность которой зависит от того, как скоро источник запроса принимает считываемую информацию, Во время паузы установлены синхросигналы РАЯ и САЯ, а данные через приемопередатчик 32 передаются с выхода 39 на вход 46. После приема данных источник запроса устанавливает МЯ в "0", сбрасывая триггер на 2 И - НЕ 20 и 21, Сигнал ЯЯ переходит в "0", отключая приемопередатчик 32, а сигнал "1" с выхода элемента 2 И - НЕ 23 разрешает прохождение импульсов С К через элемент 26, Поэтому очередной импульс С К запишет "0" в первый разряд регистра 24, сбрасывая синхросигналы РАЯ и САЯ, Далее, аналогично операции регенерации, формируется задержка для подзаряда ячеек строки, к которой было обращение, после чего устройство переходит в состояние ожидания и готово к приему запросов на очередное обращение в память или регенерацию, При выполнении операции записи сигнал имеет значение "0" и на выходе элемента 2 И - НЕ 23 всегда "1". Поэтому пауза отсутствует,Таким образом, в предлагаемом техническом решении за счет введения паузы и сохранения синхросигналов строки и столбца считываемые данные удерживаются на выходе микросхем динамической памяти до тех пор, пока источник запроса обращения в память не сообщит об окончании приема информации. Это позволяет исключить использование регистра для считываемой информации, а следовательно, уменьшить объем аппаратуры и повысить надежность устройства.Устройство может быть выполнено на микросхемах ТТЛ-серий К 555, К 155 и др. В памяти, управляемой предлагаемым устройством, могут быть использованы микросхемы К 565 РУ 5, М 565 РУ 7 и др,Формула изобретения Устройство для управления динамической памятью, содержащее генератор импульсов регенерации, генератор тактовых импульсов, с первого по шестой триггеры, с первого по десятый элементы 2 И - НЕ, элемент ЗИ, регистр сдвига, первый элемент 2 И, двоичный счетчик, мультиплексор, элемент ЗИ-НЕ, дешифратор, три инвертора, элемент 4 И - НЕ, причем выход генератора импульсов регенерации подключен к синхровходу первого триггера, выход генератора текстовых импульсов подключен к входу первого инвертора, синхровходам четвертого и шестого триггеров, первому входу элемента ЗИ и первому входу первого элемента 2 И, выход первого инвертора подключен к синхровходу второго триггера, информационный вход которого соединен с выходом первого триггера, вход установки которого соединен с выходом первого элемента 2 ИН Е, с входом сброса второго триггера и подключен к счетному входу двоичного счетчика, выход второго триггера соединен с первым входом третьего элемента 2 И - НЕ, выход которого соединен с первым входом пятого элемента 2 И - НЕ, выход которого соединен с входом второго инвертора, первыми входами второго, шестого и седьмого элементов 2 И - НЕ и элемента ЗИ - НЕ, синхровход третьего триггера соединен с первым входом девятого элемента 2 И - НЕ и является входом обращения устройства, вход установки третьего триггера соединен с выходом второго элемента 2 И - НЕ, входом сброса четвертого триггера и вторым входом восьмого элемента 2 И - Н Е, выход третьего триггера соединен с информационным входом четвертого триггера, выход которого подключен к второму входу четвертого элемента 2 И - НЕ, выход которого подключен к второму входу шестого элемента 2 И - НЕ, выход которого подключен к вторым входам первого, пятого и седьмого элементов 2 ИН Е, второй вход второго и первый вход первого элементов 2 И - НЕ объединены и подключены к выходу первого элемента 2 И, выход седьмого элемента 2 И - НЕ соединен с вторым входом элемента ЗИ, выход которого соединен с синхровходом пятого триггера, выход которого подключен к первому1800481 7 яв информационному входу регистра сдвига, прямые входы первого, второго и третьего разрядов регистра сдвига соединены соответственно с его вторым, третьим и четвертым информационными входами, выход двоичного счетчика соединен с третьим и четвертым информационным входами мультиплексора, первый информационный вход которого является входом строки адреса памяти устройства, второй информационный вход мультиплексора является входом разрядов столбца памяти устройства, первый и второй управляющие входы мультиплексора подключены соответственно к выходу шестого триггера и выходу второго инвертора, выход мультиплексора является выходом мультиплексированного адреса памяти устройства, прямой выход первого разряда регистра сдвига соединен с информационным входом шестого триггера, вторым входом элемента ЗИ - НЕ, вторым входом элемента 4 И - НЕ и первым входом десятого элемента 2 И - НЕ, второй вход которого соединен с прямым выходом четвертого разряда регистра сдвига, инверсный выход первого разряда которого является выходом синхросигнала строки устройства, прямой выход Рторого разряда регистра сдвига соединен с третьим входом элемента ЗИ - Н Е, выход которого соединен с разрешающим входом дешифратора, информационный вход которого является адресным входом устройства, выходы дешифратора являются выходами синхросигнала столбца устройства, инверсный выход второго разряда оегистра сдвига подключен к третьему входу элемента 3 и, инверсный выход третьегс 5 разряда регистра сдвига соединен с четвертым входом элемента 4 И - НЕ, выход которого является выходом сигнала управления записью в память устройства, выходдесятого элемента 2 И - НЕ подключен к входу 10 третьего инвертора, входу установки пятоготриггера и первым входам третьего и четвертого элементов 2 И - НЕ, выход третьего инвертора подключен к второму входу первого элемента 2 И, выход девятого элемента 15 2 И - НЕ соединен с первым входом восьмогоэлемента 2 И - НЕ и является входом разрешения работы устройства, выход восьмого элемента 2 И - НЕ соединен с вторым входом девятого элемента 2 И - НЕ и является выхо дом синхросигнала готовности устройства,о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и упрощения устройства, в него введены второй элемент 2 И и одиннадцатый элемент 2 И - НЕ, первый 25 вход которого подключен к выходу восьмогоэлемента 2 И - НЕ, второй вход - к третьему входу элемента 4 И - НЕ и является входом управления записью устройства, выход одиннадцатого элемента 2 И - НЕ соединен с 30 первым входом второго элемента 2 И, второйвход которого подключен к выходу первого инвертора, а выход второго элемента 2 И подключен к синхровходу регистра сдвига.Составитель В,фоки Техред М.Моргентал ректор И Мельник ов едакт аказ 11 б 7 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб,. 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 10