Запоминающее устройство

Союз Советских Социалистических Республик%р д 061/15427143) Опубликовано 30 32) 07.04.73) ГДР сударствениыи комитет авета Министров СССР оллетень4 УДК 681.325(088.8) делам изобретении и открмтий(45) Дата опубликов описания 2.11.7 72) Автор изобретения Иностранец Хельмут Шениан(гдр) Иностранное предприятие ФЕБ Комбинат Роботрон) Заявитель ПОМИНАКЩЕЕ УСТРОЙСТВО Изобретение относится к цифровой вычисчительной технике и может найти применение в электронных вычислительных машинах,Известно запоминающее устройство, содержащее поле памяти и регистр адреса, выходы которого соединены с адресными входами почя памяти, а входы подключены к адресным входам устройства 1. Недостаток этого устройства заключается в том, что в нем все поле памяти является функционально однородным, т. е, обращения ко всем ячейкам требует одинакового времени.Известно также наиболее близкое по технической сущности к изобретению запоминающее устройство, которое, как и данное устройство, содержит поле памяти, информационные входы и выходы которого соединены с одноименными входами и выходами запоминающего устройства, и первый регистр адресов слов, вход параллельного ввода адресов слов которого подключен к одноименному входу запоминающего устройства 2.Однако в таком устройстве при частом изменении между адресами в главной и вспомогательной области поля памяти содержание обоих адресных регистров очень часто взаимно обменивается и адреса должны храниться в буферной памяти в других дополнительных устройствах. Кроме того, в запоминаюц,ем устройстве определяется только один адрес.В результате замедляется процесс проведения операций.5 Цель изобретения - повышение быстродействия устройства.Это достигается тем, что в устройство введен второй регистр адресов слов, два регистра адресов разрядов и два блока логических 10 элементов, выходы которых соединены с соответствующими адресными входами поля памяти, а управляющие входы подключены к соответствующим входам микропрограммного управления запоминающего устройства. Вхо ды первого блока логических элементов подключены к соответствующим выходам параллельного вывода адресов разрядов регистров адресов разрядов, входы параллельного ввода адресов разрядов которых подсоединены к одноименным входам запоминающего устройства. Входы последовательного ввода адресов разрядов регистров адресов разрядов соединены с одноименным входом запомтшающего устройства, а их выходы последовательного вывода адресов разрядов - с одноименным 25выходом запоминающего устройства, Адресные входы второго блока логических элементов подключены к соответствующим выходам10 15 20 25 30 35 40 45 50 55 60 параллельного вывода адресов слов регистровадресов слов, входы последовагельного вводаадресов слов которых подсоединены и одноименному входу запоминающего устройства,а их выходы последовательного вывода адресов слов соединены с одноименным выходомзапоминающего устройства. Вход параллельного ввода адресов слов второго регистра адресов слов подключен к соответствующему одноименному входу запоминающего устройства.Структурная схема запоминающего устройства приведена на чертеже.Запоминающее устройство содержит поле 1памяти, блоки 2 и 3 логических элементов,регистры 4 и 5 адресов разрядов, регистры би 7 адресов слов, входы 8 последовательноговвода адресов слов, выход 9 последовательного вывода адресов слов, вход 10 последовательного ввода адресов разрядов, выход 11последовательного вывода адресов разрядов,входы 12 и 13 микропрограммного управления, информационные входы 14 и выходы 15,входы 16 и 17 параллельного ввода адресовслов и входы 18 и 19 параллельного вводаадресов разрядов.Выходы регистров 6 н 7 адресов слов черезблок 3 логических элементов соединены с одной группой адресных входов поля 1 памяти,а выходы регистров 4 и 5 адресов разрядовчерез блок 2 логических элементов - с второй группой адресных входов поля памяти.Работает устройсгво следующим образом.Адресавание поля 1 памяти производитсявсегда посредством двух независимых регистров 4 и 5 адресов разрядов и независимыхрегистров 6 и 7 адресов слов. Регистры 4 и 5адресов разрядов выполнены в виде реверсивных счетчиков. При поступлении информацийна вход 8 последовательного ввода адресовслов содержимое регистров б или 7 адресовслов сдвигается. Содержимое старших разрядов поступает на выход 9 последовательноговывода адресов слов. Регистр 6 позволяет независимо от регистра 7 осуществлять адресование первых слов поля 1 памяти. Блоки 2и 3 логических элементов подключают выходырегистров 4 или 5 адресов разрядов и соответственно регистров 6 или 7 адресов слов кадресным входам поля 1 памяти.Значения сигналов на входах 12 и 13 управляют этим подключением,Опишем передачу слова из произвольногоразряда поля 1 памяти, адрес слова которогостоит в регистре 7 в один из разрядов поляпамяти. Для этого адрес этого целевого разряда запоминающего устройства заноситсясначала в регистр б адресов слов, а регир 4адресов разрядов ставится в нулевое состояние. Передача после этого проводится такимобразом, что считается каждый разряд передаваемого слова, причем в качестве адресаслова используется содержимое регистра 7, иэтот разряд записывается в целевой адрес,Адресование разрядов осуществляется в обоих случаях посредством регистра 4. После передачи каждого разряда содержимое регистра 4 увеличивается на единицу, передача разрядов продолхкается до тех пор, пока содержимое регистра 4 не станет снова равным нулю. Тогда все разряды передаваемого слова передаются в целевой разряд запоминающего устройства.Сдвиг внутри одного слова на несколько разрядов возможен за один проход, для чего в оба регистра 4 и 5 вносятся соответствующие адреса разрядов слова, при считывании используется один, а при записи - другой из этих регистров, После сдвига на один разряд содержимое регистров 4 и 5 увеличивается или соответственно уменьшается на единицу (в зависимости от направления сдвига) и сдвигается следующий разряд. Конец операции сдвига может быть определен проверкой содержания одного из регистров адресов разрядов.При умножении и делении адреса пересчитываемых при этом разрядов могут быгь занесепы в оба регистра 4 и 5. При переходе ко всякой последующей цифре множителя или соответственно частного нужно содержимое одного из этих регистров всего лишь увеличить или уменьшить на единицу (соответственно примененному способу), за счет чего становятся излишними сдвиги по разрядам в самой операции. Это дает значительный выигрыш во времени. Результат умножения получается многократным сложением множпмого соответственно цифре множителя и набирается в накопительном регистре, причем старшие разряды результата (если таковые есть) попадают в регистр множителя. Формула изобретенияЗапоминающее устройство, содержащее поле памяти, информационные входы и выходы которого соединены с одноименными входами и выходами запоминающего устройства, и первый регистр адресов слов, вход параллельного ввода адресов слов которого подключен к одноименному входу запоминающего устройства, отличающееся тем, что, с целью повышения быстродействия, оно содержит второй регистр адресов слов, два регистра адресов разрядов и два блока логических элементов, выходы которых соединены с соответствующими адресными входами поля памяти, а управляющие входы подключены к соответствующим входам микропрограммного управления запоминающего устройства, входы первого блока логических элементов подключены к соответствующим выходам параллельного вывода адресов разрядов регистров адресов разрядов, входы параллельного ввода адресов разрядов которых подключены к одноименным входам запоминающего устройства, входы последовательного ввода адресов разрядов регистров адресов разрядов подключены к одноименному входу запоминающего58253 Составитель Сорокинехред А. Камышникова орректор Е Хмелева едактор И. Грузова Заказ 2547/ Изд.осударственногопо делам113035, Москва 931 Тираж 88комитета Совета Министров изобретений и открытий , Ж, Раушская наб., д. 4/5 ПодписноСР П ипография, пр, Сапупова, 2 устройства, а их выходы последовательного вывода адресов разрядов соединен с одноименным выходом запоминаощсго устройства, адресные входы второго блока логических элементов подключены к соответствующим выходам параллельного вывода адресов слов регистров адресов слов, входы последовательного ввода адресов слов которых подключены к одноименному входу запоминающего устройства, а их выходы последовательного вывода адресов слов соединены с одноименным выходом запоминающего устройства, вход параллельного ввода адресов слов второго регистра адресов слов подключен к соответствующему одноименному входу запоминающе 5 го устройсгва.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР 407394,кл. 6 11 С 15/00, 1972,10 2. Патент ФРГ1499202, кл. 42 гпз 13/08.1970,