Цифровое сглаживающее устройство

. Кл.".06 Р 15/34 с присоединением заявки М осударственный комитетСовета Министров СССРпо релам изобретенийи открытий орнтет юллетень Ю45) Дата опубликования описания 11. 05. 77, И 71) Заявитель АЖИВАЮШЕЕ УСТРОЙС 4 ИфРОВО где фвхфвыксигналов Т - период дискретизации сигналай - число входных выборок, принимающих участие в преобразовании;М - число выходных выборок принимающих участие в преобразованииАт 3 - коэффициенты 2.йи ввода сигналов в цифровые схемыиспользуют их дискретизацию по времении уровню, применяя для этой пели аналогоцифровые преобразоватепи,Хранение коэффициентов А Ва такжезадержка выборок сигналов в таких устрой"ствах осуществляются в блоке памяти, аумножение и спожение - в арифметическихблоках, построенных в виде цифровых логических схем,Устройство 11 содержит запоминающийО блок, состоящий из накопителей входныхи выходных выборок, разряды которыхобьединены цепями сдвига, блок памяти коэффициентов, пт, сумматоров единиц, Рп разрядныхнакопителей выходной сумматор-накопитель25 и элементы И по числу выборок, Недостатком н=2: 9(с (П-)Т АФЕфвь (ф)Т ВЩфункция передачи которогОэображается в виде т,е. усвк -об аст к-, Ае 2 м Изобретение относится к специапизиро- ванным средствам вычиспитепьной техники и может быть использовано дпя линейного преобразования сигнала.Известно пифровое сгпаживаюшее усч- ройство, содержащее запоминаюшие бпоки, адресные блоки, счетные регистры, блоки управпения и сглаживаюший блок 11,Недостатком данного устройства явпяет ся низкое быстродействие и большой объем оборудования.Наиболее близким по техническому решению к предлагаемому явпяется цифровое сглаживаюшее устройство, выпопняюшее дискретное пинейное преобразование снгна ла в соответствии с соотношением орки входного и выходногоданного устройства является его сложностьи низкое быстродействие,Цель изобретения - сокращение оборудования и повышение быстродействия устройства за счет совмещения функций хранениявыборок с их обработкой в специальном. запоминающем блоке.Поставленная цепь достигается за счеттого, что в устройстве выходы одноименныхразрядов накопителей выборок через сумматоры единиц соединены с соответствующими разрядными накопителями, младшиеразряды которых соединены с входами выходного сумматора-накопителя, а все разряды объединены цепями сдвига, шины считывания накопителей выоорок соединеныс выходами элементов И, первые входы которых соединены с шиной тактовых импульсов, а вторые - с выходами блока памятикоэффициентов, входы накопителя входных 26выборок являются входом устройства, а входы накопителя выходных выборок соединеныс выходами сумматора-накопителя, являющимися выходами устройства.На чертеже изображена блокхема предпагаемого устройства.Устройство содержит запоминающий блок1, накопитель 2 входных выборок, накопитель3 выходных выборок, блок 4 памяти коэффициентов, сумматор 5 единиц, разрядныйнакопитель 6, выходной сумматор-накопитель 7, элемент И 8,Все ячейки памяти накопителей входныхи выходных выборок соединены друг с другом цепями сдвига,Коэффициенты А и В хранятся вблоке 4 памяти коэффициентов, ячейки памяти которого выполнены в виде Тп -разрядных сдвиговых регистров, каждый из которыхзамкнут в кольцо.Устройство работает следующим образом.,Очередная выборка сигнала с выходаАЕ 1 П поступает в первую ячейку накопителя 2, а образованная в выходном сумматоре-накопителе 7 выходная выборка - в пер 45вую ячейку накопителя 3, причем все остальные хранимые в этих массивах выборки сдвигаются, выталкивая в каждом массиве последнюю выборку,В исходном состоянии коэффициенты А.и В располагаются в регистрах памятиблока 4 памяти коэффициентов так, что впервых разрядах этих регистров находятся младшие разряды коэффициентов,формирование выходной выборки сигнала осуществляется за тМ циклов, каждыйиз которых состоит из трех тактов.Первым тактовым импульсом одновременно опрашиваются входы всех элементов И, Сигналы считывания появляются 4на выходах тех элементов И, которым соответствуют единицы в опрашиваемых разрядах коэффициентов А и В,Выходные сигналы, образующиеся при чтении одноименных разрядов блока 1, поступают на соответствующие входы сумматоров5 единиц, которые преобразуют количество прочитанных единиц в числа разрядностью Го (йь).Полученные числа отправляются в накопители 6,Во втором такте п -разрядное число,образованное младшими разрядами разрядного накопителя 6, складывается с содержимым выходного сумматора-накопителя 7,В третьем такте производятся сдвиги наодин разряд содержимого накопителей 7и 6 в сторону младших разрядов, а такжециклический сдвиг на один разряд всехкоэффициентов в регистрах памяти блока 4памяти коэффициентов. При этом. в первыхразрядах регистров памяти оказываются следующие по весу разряды коэффициентов Аи В,После завершения гй таких циклов в выходном. сумматоре-накопителе 7 образуется выходная выборка сигнала. В дополнительном (Зп + 1) такте эта выборка поступает в первую ячейку накопителя 2 послесдвига всех выборок в этом массиве наодин шаг вправо, Одновременно таким жеобразом производится ввод новой входнойвыборки.Таким образом, минимальный период Тполучения выходных выборок определяется временем выполнения ( Зп + 1) описанных выше тактов,Уменьшение стоимости цифрового сглаживающего устройства за счет сокрашения оборудования и однородности его структурыпозволяет применять его на больших интегральных схемах.Формула изобретенияцифровое сглаживающее устройство для линейного преобразования сигнала, представленного временными выборками в виде т -разрядных двоичных чисел, содержащее запоминающий блок, состоящий из накопителей входных и выходных выборок, разряды которых объединены цепями сдвига, блок памяти коэффициентов, 7 л сумматоров единиц я) разрядных накопителей, выходной сумматор- накопитель и элементы И по числу выборок о т л и ч а ю ш е е с я тем., что, с целью сокрашения оборудования и увеличения быстродействия устройства, выходы одноименных разрядов накопителей выборок через сумматоры единиц соединены с соответствуюдщми543944 рВм Ао 41 4 ли Мит в в фЫх пТ)к ИЯП оставитель Л, Захматоваехред А, Демьянова Корректо ксич Ред селе Тираж 818 ударственного комитета по делам изобретений 5, Москва, Ж 35, РаушсПатент", г. Ужгород, ул. Проектная, 4 пиал П разрядными накопителями, младшие разряды которых соединены с входами выходного сумматора-накопителя, а все разрядыобъединены цепями сдвига, шины считывания накопителей выборок соединены с выходами элементов И, первые входы которыхсоединены с шиной тактовых импульсов, авторые - с выходами блока памяти коэффициентов, входы накопителя входных выборок являются входом устройства, а входы накопителя выходных выборок соединеныс выходами сумматора-накопителя, являющимися выходами устройства.Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство СССР192493 М,Кл . ф 06 Р 15/34, 04,08,1965,2, Хьюлеман Л. П "Активные фильтры"пер, с англ.,Мир,М 1972 (прототип).