Преобразователь двоичных чисел в двоично-десятичные

Союз Советских Социалистических Республик(61) Дополнительное к авт. свид-ву -51) М, Кл. 6 60306/24 2) Заявлено присоединением заявки М Государственный комитет Совета Министров СССР по делам нзаоретенийи открытий 23) Приорите 43) Опублик(1) Заявител сесоюзный институт научнои и техническои информации АН СССРОБРАЗОВАТЕЛЬ ДВОИЧНЫХ ЧИСВ ДВОИЧНО-ДЕСЯТИЧНЫЕ(54) П Изобретение относится к области вычислительной техники и может быть использовано для преобразования кодов как правильных и смешанных, дробей, так и целых чисел.Известны преобразователями двоичных чисел,в двоичнодесятичные, реализующие различные,методы преобразования чисел и обладающие соответственно различным быстродействием.Один из известных преобразователей осуществляет преобразование последовательного двоичного кода в двоично-,десятичный, опрашивая поочередно десятичные разряды, что приводит,к цикличности его работы и, как следствие, к низкому быстродействию. Кроме этого, он решает ограниченный класс задач 11.Другой из,известных преобразозателей, хотя и более универсальный, проводит взаимно-обратные преооразования двоично-десятичных и,двоичных целых и дробных чисел, из-за цикличности функционирования имеет также невысокое быстродействие 21.Наиболее близкиал техническими решением к изобретению является преобразователь двоичных чисел,в двоично-десятичные, содержащий блок управлениявход которого подзллючен к первой входной шине, первый выход соединен с управляющими входами блока триггеров ы двоично-десяпичного шифратора,а второй выход - с переключателем эквивалентов. Выход этого переключателя подключен .к запоминающему устройспву эквзлвалентов десятичных чисел, выход которого связан с первым элементом задержки, выходы блошка триггеров - к первым входам блока элементов И и к входам двоично-десятич,ного шифратора, а выходы последнего - к выходной шине, Кроме того, преобразователь включает в себя двоичный вычитатель, первый вход которого соединен с,выходом блока элементов И, второй вход - с первым выходом второго элемента задержки, перзь 1 й вход которого подключен к второй входнон шине, а второй вход - к выходу двоичного вычитателя 31.У этого преобразователя также невысокое быстродействие - 10 й циклов, где й - число десятичных разрядов преобразуемого числа.Цель изобретения - повышение быстродействия преобразователя.Это достигается тем, что в преооразозатель введены блок сравнения и первый и второй формирователи двоичных эквивалентов, причем вход первого формирователя двоичных эквивалентов подключен:к входу первого элемента задержки, а выходы - к первым входам блока сравнения, второй вход которого связан с управляющим входом блока триггеров, третий вход - ,с вторым выходомО 20 25 Зо 35 40 второго элемента задержки, а выходы подсоединены к информационным входам блока ,триггеров. Вход второго формирователя двоичных ЭКВРвалентов,соединен с,выходом первого элемента задержки, а,выход. подключены к вторым входам блока элементов И,На чертеже представлена блок-схема преобразователя.Преобразователь содержит блок 1 управ. ления, переключатель 2 эквивалентов, запоминающее устройство 8 эквРвалентов десятичных чисел, первый формирователь 4 двольчных эквевалентсв, 1 ерзы 11 эле.ент д 32- дсржки, второй формирователь б двоичных эквивалентов, блок 7 сравнеция, блок 8 трлггеров, состоящий из триггеров 9, элементы И 10 блока 11, двоична-десятичньй пифратор 12, двоичный,вычитатель 18, второй элемент 14 задержки, первую 1 б и вторую 1 б входные шины, выходную шину 17.Работает, преобразователь следующим образом,По входной шине 15 на устройство поступает управляющий,импуль:, запускаспи блок 1 управления, который начинает вырабатывать импульсы, необходимые для авто. номпого функционирования преобразователя.Одновременно по Входной шине 1 б после довательно поступает исходное двоичное число А, подлежащее преобразованию. Циркуляцнонный регистр, образованный элементом 14 ЗадсрРккР,и Однсразрядных 1 Вычитателем 15, обеспечпает храпение и выдачу на третий вход блока 7 сравнения, исходного двоичного числа А, а далее - частичных разностей А;. На первый вход схем сравнения блока 7 в каждом цикле одновременно подаотся девять двоичных эквивалентов десятичньх чисел вида В= (д; 10 ф)э,Эти эквиваленты вырабатываются формирователем 4 из эквивалентов вида (10 - ) хранящихся в запоминающем устройстве 8.Выборкой этих эквивалентов управляет переключатель импульсов. В исходном положении этот переключатель установлен на выборку максимального двоичного эквивалента. Затем ,возбуждаются шины, меньших по алгебраической величине эививалентов. Последовательность выдачи эквивалентов определяется значениями й: для правильных дробей - 1; - 2; - 3; ; - К для целых чисел А; (1 г - 1); И - 2); ; О, для смешанных дрооей 1; (1 - 1)0; - 1; - 2;Применение формирователей позволяетиспользовать запоминающее устройство 8 меньшей емкости. Она определяется количеством разрядов Й преобразованного десятичного числа. В противном, случае емкость ЗУ необходимо было бы увеличить на порядок.Во столько же возросло бы и время преобразования.С помощью блока 7 определяются те двоичные эквиваленты, для которых справедливо 45 50 55 60 65 неравенство А; В, где 1 - определяет номер десятичного разряда; а- десятич:ую тифру (Ь; = 1, 2, , 9).Блошек 7 для кодов, при которых удовлетворяется указанное условие, вырабатывает импульсы, поступаОщие на,иформационнь:е входы соответствующих триггеров 9 блока 8. Однако прн этом Запуск 2 ется тОлькО Один, самый старший,по весу, триггер, поскольку Выходы блока 7 связаны с запускающими вхо,дами Т 1 тигГерсВ 9 ТОГО Рке Веса и с 32 прещ 210- щими входами более низких по весу трнг;еров,Тот триггер, который переходит в состоя;ние запуска, подготавливает одногенный элемент И 10 олока элементов И, обес:ечив прохождение через него выбранного двоичного эквивалента В; поступающего от формирователя б, полностью идентичного срорм- рователю 4. Необходимая задержка двоичного эквивалента (10 -), до конца цикла, пока не будет известен результат сравнения, осуществляется элементом б задержки. Выбранный эквивалент В,; удовлетворяет приведенному условию, следовательно, операция ,вычитання из его числа А (а далее - нз частичной разности А;) возмоРКРа. Вычитание осуществляется с помощью одноразрядного ДВОРИлого вычитателя 18.Сигналы соответствующего триггера блока 8 поступают также и на двоичцо-десятичный шифратор 12, осуществляющий преобразование десятичного кода цифры в двоично-десятичный код тетрады, снимаемой с выходной шипы 17,Указанные преобразования повторяются в последующих циклах, в результате которых формируются очередные тетрады преобразуемого числа, При этом возможны два случая.преобразование запанчивается через Й циклов (по чИслу Й десятичных разрядов);преобразование заканчивается раньше, а именно в том цикле, как только блок сравнения зафиксирует равенство кодов А, = В.Введение в схему преобразователя двух формирователей двоичных эквивалентов и блока сравнения выгодно отличает предлагаемый преобразователь двоичных чисел в двончно-десятичные от указанного прототнпа, так как уменьшается необходимое количество циклов преобразования (в 10 раз) . В результате, возрастает быстродействие рассматриваемого устройства. Формул а изобретения Преобразователь двоичных чисел в двоично-десятичные, содержащий блок управления, вход;которого подключен к первой входной шине, первый выход соединен с управляющими входами блока триггеров и двоично-десятичного шифратора, а второй, выход подключен к переключателю эквивалентов, выход которого соединен с запсминающим устройЗаказ 833/1067ЦНИИП Изд,15Государственного по делам изо Москва, Ж.35 43 Т комитета Сов бретений и отк Раушскаи набраж 864а Министровытийд, 4/5 ПодписноСР п. Харьк. фил. пред. Патент ством эквивалентов десятичных чисел, выход которого соединен с первым элементом задержки, выходы блока триггеров подключены к первым входам блока элементов И и к входам двоичпо-десятичпого шифратора, выходы которого подключены к,выходным шинам, двоичный вычитатель, первый вход которого соединен с выходом олока элементов И, второй вход соединен с первым выходом второго элемента задержки, первый вход которого,подключен к второй входной шине, а второй вход соединен с выходом двоичного вычитателя, о тл ич а ю щ ий с я тем, что, с целью увеличения быстродействия, в него введены блох сравнения и первый и второй формирователи двоичных эквивалентов, причем вход первого формирователя двоичных эквивалентов соединен с входом первого элемента задержки, а выходы подключены к первым входам блока сравнения, второй вход которого соединен с управляющим входом блока триггеров, третий вход соединен с вторым выходом, второго элемента задержки, а выходы подключены к информационным входам блока триггеров, вход второго формирователя двоичных эквивалентов соединен с выходом первого элемента задержки, а выходы подключены к вторым входам блока элементов И,Источники информации, принятые во внимание при экспертизе.1. Авт. св,225551, кл. 6 06 Р 5/02, 5 29 08 682. Авт, св.201774, кл, 6 06 Г 5/02,0,8. 09.67.3. Авт. св.296102, кл. 6 06 Г 5/02,12.11.71.