Двоичный счетчик импульсов

О П И С А Н И Е а) 476685ИЗОБРЕТЕНИЯ Союз Советских Социалистическил Республик(23) ПриоритетОпубликовано 05.07,75. БюллетеньДата опубликования описания 17.11.75 51) М, Кл. Н 031 21/3 Государстееииыи комитет Совета Министров СССР по делам иэобретенийи открытий 53) УДК 621,374,32Изобретение относится к радиотехнике и электронным схемам общего назначения.Известны двоичные счетчики импульсов, содержащие в каждом разряде счетный триггер, выходы которого через дифференцирующие цепи и схему ИЛИ соединены с первым входом схемы неравнозначности, второй вход которой через элемент задержки подключен к счетному входу триггера, а.выходы схем не- равнозначности всех разрядов соединены через схему ИЛИ со счетным входом контрольного триггера.Недостатком этих счетчиков является ненадежность, так как они перестают работать даже при одиночных неисправностях входящих в их состав элементов,С целью обеспечения работы двоичного счетчика при одиночных неисправностях, каждый разряд дополнительно содержит двухвходовую схему И, вторую схему неравнозначности и второй элемент задержки. Первый вход схемы И соединен с выходом контрольного триггера, а второй вход через второй элемент задержки соединен с выходом первой схемы неравнозначности. Первый вход второй схемы неравнозначности соединен с выходом схемы И, а второй вход этой схемы подключен к единичному выходу триггера своего разряда. Выход второй схемы неравнозначности соединен со счетным входом триггера соседнего старшего разряда,На чертеже приведена схема предложенного двухразрядного двоичного счетчика им 5 пульсов.Двоичный счетчик импульсов содержит вкаждом разряде триггер 1 со счетным входом,дифференцирующие цепи 2, схему ИЛИ 3,схему неравнозначности 4, элементы задерж 10 ки 5 и 6, двухвходовую схему И 7, схему неравнозначности 8 и общие для всех разрядовсхему ИЛИ 9 и контрольный триггер 10.Счетчик работает следующим образом.При появлении сигнала на счетном входе15 триггера 1 исправного разряда триггер переключается, на выходе одной из дифференцирующих цепей 2 появляется импульс, поступающий через схему ИЛИ 3 на первый входсхемы неравнозначности 4. Одновременно на20 второй вход этой схемы через элемент задержки 5 поступает входной сигнал триггера 1. При наличии двух сигналов на входахсхемы неравнозначности 4 сигнал на ее выходе отсутствует. Следовательно, отсутствуют25 сигналы на выходах элемента задержки 6,схемы И 7 и на первом входе схемы нерав.нозначности 8. При этом условии выходнойсигнал схемы неравнозначности 8 совпадаетсигналом на единичном выходе исправногориггера 1.Состояние неисправного триггера при поступлении на его вход импульсов переноса с предыдущего разряда не изменяется, что приводит к отсутствию сигнала на входе схемы неравнозначности 4, связанном с выходом схемы ИЛИ 3. Поэтому после возникновения неисправности входные импульсы неисправного триггера через элемент задержки 5 и схему неравнозначности 4 начинают поступать через элемент задержки б на первый вход схемы И 7, а через схему ИЛИ 9 - на счетный вход контрольного триггера 10, который перед началом работы счетчика устанавливается в нулевое состояние,При переходе триггера 10 в единичное состояние появляется сигнал на выходе схемы И 7 и на связанном с ним первом входе схемы неравнозначности 8. При этом схема не- равнозначности 8 осуществляет инвертирование сигнала, поступающего на ее второй вход с единичного выхода триггера 1.Если триггер 10 находится в нулевом состоянии, то сигнал на выходе схемы И 7 отсутствует, и выходной сигнал схемы неравнозначности 8 совпадает с сигналом на единичном выходе триггера 1.Таким образом, при поступлении на вход неисправного триггера нечетного числа импульсов выходной сигнал разряда противоположен сигналу на единичном выходе триггера 1, а при четном числе импульсов - совпадает с этим сигналом,При этом нормальная работа двоичного счетчика не нарушается. Элементы задержки 5 и 6 служат для синхронизации работы остальных узлов счетчика. Предмет изобретенияДвоичный счетчик импульсов, содержащийв каждом разряде счетный триггер, выходы которого через дифференцирующие цепи н схему ИЛИ соединены с первым входом схемы неравнозначности, второй вход которой через элемент задержки подключен к счетному входу триггера, выходы схем неравно- Б значности всех разрядов соединены через схему ИЛИ со счетным входом контрольного триггера, отличающийся тем, что, с целью сохранения работоспособности при одиночных неисправностях, каждый разряд 2 о дополнительно содержит двухвходовую схему И, вторую схему неравнозначности и второй элемент задержки, первый вход схемы И соединен с выходом контрольного триггера, а второй вход соединен через второй элемент задержки с выходом первой схемы неравнозначности, первый вход второй схемы неравнозначности соединен с выходом схемы И, а второй вход второй схемы неравнозначности подключен к единичному выходу триггера з 0 своего разряда, а выход второй схемы неравнозначности соединен со счетным входом триггера соседнего старшего разряда.