Параллельный асинхронный регистр

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК ЯО 16070 19/00 1)5 С ОПИСАНИЕ ИЗОБРЕТЕНИ д ВТОРСКОМУ СВИДЕТЕЛЬСТВУ л. - 42й электроУльяноваВ,И,ВаршаВ.А,Роман088.8) ехциче 1 е нинакиский е асицхроцискретцыхского В.И.рис, 11-19.о СССР00, 1986,правлениЗВМ и дВаршав с. 355, етельств 11 С 19/ НЫЙ АСИНХРОННЫЙ РЕГИСТР 54) ПАРАЛЛЕЛ 57) Изобрете ельной техни овано при по ие относитс ке и может б к вычить испо оении а хроццыхия информараллельног1 ма и хранен прощения па устроиств приции. С целью ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ПНТ,СССР(56) Автономное уными процессами всистемах. Под редМ.: Наука, 1986,Авторское свидУ 1354249, кл, Г асинхронного регистра на К 1 ЩП-транзисторах, содержащего ячейки 1-3 памя-ти, состоящие из инверторов 4, 5,первого б и второго 7 ключевых элементов на МЛП-транзисторах и-типа ир-типа соответственно, управляющийтриггер 8 на элементе И-ИЛИ-НЕ 9и элементе И - НЕ 1 О и логический элемент 13 на МДП-транзисторах и-типа1415 и р-типа 16, введены элементыИ-НЕ 11 и 12, При этом входы элемента И-НЕ 11 соединены с входом 17 разрешения записи и информационными входами 18-20 регистра, а выход - свходом элемента И-НЕ 10 управляющеготриггера 8. Выход элементы И-. ИЛИ-НЕ 9соединен с первым входом элементаИ-НЕ 12, второй вход которого соедицец с выходом элемента 13, а выходявляется выходом индикации записи регистра, 1 ил.Изобретение относится к вычислительной технике и может быть использовано при.построении асинхронныхустройств приема и хранения информа 5ции,Целью изобретения является упрощение асинхронного параллельного регистра при его реализации на КЩПтранзисторах. 1 ОНа чертеже представлена схемапараллельного асинхронного регистра,Регистр содержит ячейки 1-3 памяти, каждая из которых состоит из перного 4 и второго 5 инверторов, первого ключевого элемента 6 на МДП-тран;зисторе и-типа и второго ключевого:;управляющий триггер 8, выполненныйна элементах И-ИЛИ-НЕ 9 и И-НЕ 10, 20элементы И-НЕ 11 и 12 и логическийэлемент 13 выполненный на МДПтранзисторах 14 и 15 и-типа и 16р-типа.ИСопротивления каналов открытых 25МДП-транзисторов р- и и-типов второгоинвертора 5 каждой ячейки памяти вКраз больше сопротивления каналовоткрытых МДП-транзисторов первого 6и второго 7 ключевых элементов данной 30ячейки памяти, где К - отношение напряжения питания регистра к пороговому напряжению МДП транзисторов первого инвертора 4 данной ячейки памяти.На чертеже показаны также вход 17разрешения записи регистра, информационные входы 18-20, выход 21 индикации записи регистра, информационныевыходы 22-24, шина 25 напряжения питания, шина 26 нулевого потенциала. 40Регистр работает следующим образомВ исходном состоянии на вход 17разрешения записи регистра подаетсявысокий потенциал, который открываеттранзистор 6, а на выходе элемента 13,45т.е. на стоках его транзисторов 1416, также имеется высокий потенциал,который закрывает транзистор 7 ячеек1-3 памяти. При этом на входе инвертора 4 каждой ячейки 1-3 памяти появ 50ляется низкий потенциал ,(посколькусопротивление канала транзистора 6меньше сопротивления канала транзистора р-типа инвертора 5, он "перетягивает" инвертор 5), а на выходе инвертора 4 - высокий потенциал, т.е,ячейки 1-3 памяти находятся в нулевомсостоянии. В результате на выходеэлемента 11 имеется низкий потенциал,на выходе элемента 10 управляющего триггера 8 - высокий потенциал, а на выходе элемента 9 этого триггера - низкий потенциал. Последний поступает на вход элемента 12 и на его выходе устанавливается высокий потенциал, т,е. на выходе 21 регистра в начальном состоянии имеется высокий потенциал, свидетельствующий о готовности регистра к приему кода с входов 18-20,После того как на информационных входах 18-20 ячеек 1-3 памяти установятся потенциалы, соответствующие значениям разрядов записываемого кода, на вход 17 регистра подается низкий потенциал. Этот потенциал через открытый транзистор 14 элемента 13 поступает на выход последнего, откуда - на затворы транзисторов 7 ячеек 1-3 памяти, транзисторы 6 которых закрыты низким потенциалом с входа 17 регистра, Транзисторы 7 ячеек 1-3 памяти открываются и информация с входов 18-20 поступает на входы инверторов 4, при этом, если на соответствующий информационный вход подан низкий потенциал, то состояние не изменяется и на.выходе инвертора 4 этой ячейки потенциал остается высоким. Если же на соответствующий информационный вход подан высокий потенциал, то на выходе инвертора 4 этой ячейки появляется низкий потенциал, поскольку на его входе устанавливается высокий потенциал (сопротивление канала транзистора 7 меньше сопротивления канала транзистора п-типа инвертора 5 и транзистора 7 "перетягивает" инвертор 5), После того как информация запишется во всеячейки 1-3 памяти ипотенциалы на выходах их инверторов 4 станут противоположными потенциалам на информационных входах 18-20, произойдет переключение элемента 9 управляющего триггера 8. При наборе значений на информационных входах 18-20, не требующем переключения ячеек 1-3 памяти, переключение элемента 9 триггера 8 вызывается только появлением низкого потенциала на выходе элемента 13. Одновременно с этим низкий потенциал, поданный на вход 17 регистра, вызывает появление высокого потенциала на выходе элемента 11, Переключение элементов 9 и 11 вызовет в свою очередь срабатывание элемента 10 управляющего триггера 8, на выходе которого появится низкий потенциал,7016 6транзисторах по сравнению с прототипом (при любом числе ячеек памяти).,10 15 20 25 30 35 40 45 50 55 5 160 закрывающий транзистор 14 и открывающий транзистор 16 элемента 13, в результате чего на выходе последнего появится высокий потенциал (транзистор 15 этого элемента был закрыт высоким потенциалом с выхода элемента 9). Таким образом, на обоих входах элемента 12 появятся высокие потенциалы с выходов элементов 9 и 13, что вызовет появление низкого потенциала на выходе элемента 12, т.е, на выходе 21 регистра, что является признаком завершения процесса записи. Кроме того, высокий потенциал с выхода элемента 13 закроет транзисторы 7 ячеек 1-3 памяти, т,е. сделает эти ячейки нечувствительными к изменению значений на информационных входах 18-20 (отсечет" эти ячейки памяти от информационных входов).После этого произвольно могут изменяться сигналы на информационных входах 18-20 ячеек 1-3 памяти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены потенциалы, соответствующие значениям разрядов записываемого кода.Перед новой записью кода в регистр последний должен быть возвращен в исходное состояние, для чего высокий потенциал подается на вход 17 регистра. Это приведет к открыванию транзисторов 6 ячеек 1-3 памяти, что, в свою очередь, вызовет появление низких потенциалов на входах инверторов 4 этих ячеек, а затем высоких потенциалов на выходах этих инверто - ров. После того, как все ячейки 1-3 памяти перейдут в нулевое состояние, на выходе элемента 11 появится низкий потенциал, что вызовет появление высокого потенциала на выходе элемента 10 управляющего триггера 8, а затем низкого потенциала на выходе элемента 9 этого триггера. 11 оследнее приведет к появлению высокого потенциала на выходе элемента 12, т,е, на выходе 21 регистра, что является признаком завершения переходных процессов при возврате регистра в исходное состояние.Затраты оборудования при реализации предложенного регистра составляют (12 т) транзисторов, где гп - число памяти регистра. Ь прототипе эта величина равна соответственно (26 гп), т.е. имеет место упрощение параллельного асинхронного регистра на КМДПфо рмула изо 6 ре те ни я Параллельный асинхронный регистр на КМДП-транзисторах, содержащий в ячеек памяти, каждая из которых состоит из двух инверторов, причем вход и выход первого инвертора соединены соответственно с выходом и входом второго инвертора, управляющий триггер на элементах И-ИЛИ-НЕ и И-НЕ, причем первый вход элемента И-НЕ соединен с выходом элемента И-ИЛИ-НЕ, а выход - с первыми входами ш групп элемента И-ИЛИ-НЕ, вторые входы которых являются соответствующими информационными входами регистра, и логический элемент, состоящий из двух МДП-транзисторов и-типа и одного МДП- транзистора р в ти, затвор которого соединен с затвором первого МДП-транзистора и-типа и с выходом элемента И-НЕ управляющего триггера, сток - со стоком первого МДП-транзистора и-типа, исток которого соединен с шиной напряжения питания, о т л и - ч а ю щ и й с я тем, что, с целью упрощения регистра, он содержит два элемента И - НЕ, причем выход первого элемента И-НЕ соединен с вторым входом элемента И-НЕ управляющего триггера, первый вход которого соединен с первым входом второго элемента И-НЕ, выход которого является выходом индикации записи регистра, а в каждую ячейку памяти введены первый ключевой элемент на МДП-транзисторе п-типа, исток которого соединен с шиной нулевого потенциала, сток - с входом первого инвертора данной ячейки памяти, а затвор - с истоками первого и второго МДП-транзисторов п-типа логического элемента и является входом разрешения записи регистра, и второй ключевой элемент на МДП-транзисторе р в ти, сток которого соединен с выходом первого инвертора данной ячейки памяти, затвор - со стоками первого и второго МДП-транзисторов и-типа логического элемента и с вторым входом второго элемента И-НЕ, а исток с вторым входом соответствующей группы элемента И-ИЛИ-НЕ управляющего триггера, затвор второго МДП-транзистора логического элемента соединен с выходом элемента И-ИЛИ-НЕ управляющего триггера, третьи входы пг группЗаказ 3552 Тираж 487 ПодписноеРцИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 которого соединены с в входами перво го элемента И-НЕ с выходами первыхУинверторов соответствующих ячеек памяти и являются информационными выхо 5 дами регистра, а первый и второй входы Ь+1)-й группы соединены соответственно с первым входом первой группыданного элемента и с первым входомвторого элемента И-НЕ, (в+1)-й входпервого элемента И-НЕ соединен с истоками МДП-транзисторов и-типа логического элемента.