Буферное запоминающее устройство

(1) 444240 ОП ИСАН ИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУСоюз Советских Социалистических Республик61) Зависимое от авт. свидетельства22) Заявлено 31.10,72 (21) 1842135/18-24с присоединением заявки Ме 51) М. Кл. б 11 с 1 Совета Министров СССР 81.327.6088.8) Опубликовано 25.09.74. Бюллетень Хе 35Дата опубликования описания 12.11,75 по делам нзобретени и открытий. И. Агафонов 1) Заявитель ЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО 25 сударственный комитет (32) Приорите Известно буферное запоминающее устройство, содержащее накопители, входы которых подключены к дешифратору адреса, а выходы - к одним входам схем выделения сигналов, коммутатор, выходы которого подсоединены к входам дешифратора адреса, а первые входы - к одному из датчиков адреса, делители частоты, схемы формирования контрольных символов, ключевые схемы, входы которых соединены с шинами обращения, схемы выделения сигналов.Цель изобретения - увеличение эффективности емкости устройства.Предлагаемое буферное запоминающее устройство отличается от известного тем, что в него введены инверторы по количеству выходов датчика адреса, входы которых подключены к выходам другого датчика адреса, а выходы - ко вторым входам коммутатора, схемы ИЛИ, одни входы которых подсоединены соответственно к выходам ключевых схем и к входным шинам устройства, другие входы - к выходам делителей частоты и схем формирования контрольных символов, а выходы - к входам датчиков адреса и накопителей, выходы делителей частоты подключены соответственно к входам схем формирования контрольных символов и к входам схем выделения сигналов, выходы которых подсоединены к выходным шинам устройства. На фиг. 1 изображена блок-схема буферногозапоминающего устройства последовательного действия; на фиг, 2 показано расположение информационных и проверочных сигналов в 5 двух накопителях.Устройство содержит накопители 1 и 2, дешифратор адреса 3, коммутатор 4, датчики адреса 5, схемы формирования контрольных символов 6. делители частоты 7, инвертор 8 по 1 о коли: еству выходов датчика адреса, схемыИЛИ 9, схемы выделения сигналов 10, поступающих из накопителей, ключевые схемы 11.Входы накопителей 1 и 2 подключены к выходам дешифратора адреса 3, входы которого соединены с выходами коммутатора 4. Первые входы 12 коммутатора 4 подключены к выходам одного из датчиков адреса 5, вторые входы 13 - к выходам пнверторов 8, входы кото 2 о рых подсоединены к выходам другого датчикаадреса 5. Входы ключевых схем 11 соединены с шинами обращения 14. Входы 15 и 16 схем ИЛИ 9 подклточены соответственно к выходам ключевых схем 11 и к входным шинам устройства7, входы 18 и 19 - к выходам делителей частоты 7 и схем формирования контрольных символов 6, соответственно, а выходы - к входам датчиков адреса 5 и накопителей 1 и 2. Выходы делителей частоты 7 под.ключены к входам схем формирования конт5 о 20 25 35 -.о 45 50 55 рольных символов 6 и к входам 20 схем выделения сигналов 10, выходы которых подсоединены к выходным шинам 21 устройства. Другие входы схем выделения сигналов связаны с выходами накопителей 1 и 2 и шинами обращения 14.Устройство работает следующим образом.При записи информации в накопительсигналы обращения с частотой Г, поступают на шину 14 и через схему 11 и 9 проходят на вход датчика адреса 5, который с каждым сигналом, поступающим на его вход, формирует код адреса, Код адреса через коммутатор 4 передается в дешифратор 5, который обеспечивает выбор ячейки памяти в накопителе 1.Информация содержащаяся в ячейках памяти того же адреса накопителя 2 перезаписывается по цепи регенерации (на чертеже не показана).По выбранному адресу осуществляется запись информационных символов в накопитель 1 и контрольных символов в накопитель 2 (один раз за п тактов обращения к первому накопителю, где а - количество информационных символов, преходящееся на один контрольный). Каждый такт обращения по частоте Рсопровождается тактом обращения по частоте Р, который не поступает на вход датчика адреса 5 накопителя 2, а поступает через делитель 7 на вход датчика адреса 5 накопителя 1 и производит в нем схему кода адреса, по которому запись информации в накопитель 1 не производится,Таким образом, в накопителе 1 остаются незаполненные ячейки через каждые и заполненных ячеек.Обращение к накопителю 2 осуществляется аналогично по частоте Р, При этом предварительно меняется положение ключевых схем 11 и контактов коммутатора 4 на противоположное. Отличие заключается в том, что за счет включения инверторов 8 к выходам датчика адреса 5 накопителя 2 выборка ячеек памяти в накопителе идет в последовательности обратной, чем в первом случае.При работе устройства информация в накопителях 1 и 2 располагается, как показано на фиг. 2. На ней знаком-обозначено расположение информационных и контрольных символов в одном накопителе, а знаком + - расположение информационных и контрольных символов в другом накопителе. Стрелки 22 указывают последовательность выборки ячеек памяти при вводе и выводе информационных и контрольных символов из соответствующих накопителей.Для того, чтобы расположение информационных и контрольных символов и накопителях осуществлялось в соответствии с фиг. 2, т, е, не происходило наложения информационных символов одного накопителя на контрольные символы информации, хранящейся в другом накопителе, должно соблюдаться условие установки начальных адресов в датчиках кода адреса. Если емкость каждого из накопителей кратна величине (г+1), то за начальный адрес в каждом из датчиков кода адреса следует принять код, соответствующий второй ячейке памяти в накопителе 1. Очевидно, что этот код с учетом инверсии будет соответствовать предпоследней ячейке памяти в накопителе 2.Считывание информационных и контрольных символов из накопителей осуществляется по соответствующим сигналам обращения в порядке, аналогичном режиму записи.При этом в зависимости от обращения на схему выделения сигналов, поступающих из накопителя, подаются стробирующие импульсы, привязанные к сигналам обращения. Информация, считанная из накопителя, к которому обращение не производится, перезаписывается по цепи регенерации (па чертеже не показана). При этом не перезаписывается содержимое ячеек памяти, соответствующих каждому и сигналу обращения к выбранному накопителю,Предмет изобретения Буферное запоминающее устройство, содержащее накопители, входы которых подключены к дешифратору адреса, а выходы - к одним входам схем выделения сигналов, коммутатор, выходы которого подсоединены к входам дешифратора адреса, а первые входы - к одному из датчиков адреса, делители частоты, схемы формирования контрольных символов, ключевые схемы, входы которых соединены с шинами обращения, схемы выделения сигналов, отл н ч а ю щееся тем, что, с целью увеличения эффективной емкости устройства, оно содержит инверторы по количеству выходов датчика адреса, входы которых подключены к выходам другого датчика адреса, а выходы - к вторым входам коммутатора, схемы ИЛИ, одни входы которых подсоединены соответственно к выходам ключевых схем и к входным шинам устройства, другие входы - к выходам делителей частоты и схем формирования контрольных символов, а выходы - к входам датчиков адреса и накопителей, выходы делителей частоты подключены соответственно к входам схем формирования контрольных символов и к входам схем выделения сигналов, выходы которых подсоединены к выходным шинам устройства.+ -гг ак оставптел едактор Е, Гонча кред Т. Курилко Корректор Т. ФисенкО 2691(2ЦН ПодписноСССР а И Г пография, пр. Сапунова, 2 Изд. М 869 дарственного по делам изоосква, ЖТираж 593 овета Министр ткрытий аб., д. 4/5