Запоминающее устройство

144424 баев Свввтснин Фонивлистичесних Реснублик(21) 1876721/18-24 1) М. Кл. б 11 с 11/06 Заявлено 05.01,73 с присоединением явкиГосудврстеенныи комитет Сонета Министров СССР 23) Приорите(088.8) юллетеньубликовано 25.09,74 лам изобретениии открытий ата опубликования описания 27.10 2) Авторы изобретения, В. Веселовский и В, М. Гри обое конструкторское бюро вычислительной техник радиотехнического института(71) Заявитель нского АПОМИНАЮЩЕЕ УСТРОЙСТВО вычислительно овано при по стройств (ЗУ) ы, сооттем подва ко- входнов выходных шинах возникают сигнал ветствующие коду, образованному пу разрядного суммирования по модулю да, хранившегося в ячейке памяти, и 5 го кода. 01 г 1-го разряд зап -го разряд вх ин диого к ой опердва.модулющего втат, сооившегоси знак поразрядн ма по модулю мировании по кода, возникаю азуется резуль ию кода, храп овой информаци ции с При суного кодашинах, обрщий значедо записи два вход- выходных тветствуюв ячейке к как О+О=Х Изобретение относится к й технике и может быть использстроении запоминающих уЦВМ.Известны феррит-диодные запоминающие устройства, в которых запись и считывание информации осуществляются за один такт, При обращении к ЗУ наиболеераспространенной операцией является замена информации, хранившейся в ячейке памяти, на новую с использованием предыдущей информации. Такая операция выполняется за два такта: в первом считывается информация, ранее хранившаяся в ячейке памяти, а во втором записывается новая.Цель изобретения - повышение быстродействия ЗУ за счет совмещения во времени тактов записи и считывания при замене информации. Этот эффект достигается за счет того, что при записи информации в ячейку полноточного феррит-диодного ЗУ воспроизводятся сигналы, возникающие в выходных шинах, которые затем суммируются по модулю два с входным кодом. Как известно, запись информации в ячейку полноточного феррит-диодного ЗУ за один такт возможна за счет одновременного формирования тока считывания в тех разрядах, где необходимо записать нуль, и тока записи в разрядах, где необходимо записать единицу. При этом н 1 ц й п У, О+ 2,У,0+Х,нО+У, дХПредлагаемое устройство отличается от известных тем, что в каждом разряде содержится сумматор по модулю два, один из входов которого соединен с выходом усилителя воспроизведения, а второй - с выходом соответствующего триггера регистра числа.Структурная схема предлагаемого ЗУ приведена на чертеже,Устройство состоит из полноточного феррит-диодного накопителя 1, выходные шины которого соединены с усилителями 2 воспроизведения, а разрядные шины подключены к выходам двухполярных формирователей 3 разрядных токов, причем управление полярностью разрядных токов осуществляется триггерами 4 регистра 5 числа. Выходы триггеров 4 усилителей 2 воспроизведения соединены с входами сумматора 6 по модулю два.Устройство работает следующим образом.На вход регистра 5 числа поступает слово, которое необходимо записать в ячейку накопителя 1. В зависимости от состояния триггеров 4 в каждом разряде возбуждаются двухполярные формирователи 3 разрядных токов. Сигнал в выходной шине данного разряда накопителя 1 возникает, если триггер хранит нуль и двухполярный формирователь разрядных токов вырабатывает ток считывания, а запоминающий элемент находился в единичном состоянии, или если триггер хранит единицу и формирователь вырабатывает ток записи, который перемагничивает запоминающий элемент, в котором хранился нуль. Выходные сигналы усиливаются усилителями 2 воспроизведения и подаются на 5 вход сумматора 6 по модулю два, На второйвход сумматора 6 по модулю два подается сигнал с выхода триггера регистра 5 числа. С выходом сумматоров 6 по модулю два снимается код, соответствующий слову, ранее 10 хранившемуся в ячейке накопителя 1. Длявыполнения операции считывания без замены информации необходимо у тановить триггер 4 в нуль.15Предмет изобретенияЗапоминающее устройство, содержащееполноточный феррит-диодный накопитель, выходные шины которого соединены с усили телями воспроизведения, а разрядные шиныподключены к выходам двухполярных формирователей разрядных токов, управляющие входы которых соединены с нулевыми и единичными выходами триггеров регистра числа, 25 отличающееся тем, что, с целью повышения быстродействия, оно содержит в каждом разряде сумматор по модулю два, один из входов которого соединен с выходом усилителя воспроизведения данного разряда, а 30 другой вход соединен с выходом соответствующего триггера регистра числа.