Аналого-цифровой преобразователь поразрядного уравновешивания

0744 п 11 44 ОПИСАНИЕ ИЗОБРЕТЕН Ия Союз Советских Социалистицеских Республик(32) ПриоритетОпубликовано 25,08.74 асударственный камитеСаввта Министров СССРпо делам изобретенийи аткрытий. Т. Пешков и Г. И, Сивицкий елорусский ордена Трудового Красного Знаменисударственный университет имени В, И. Ленин Заявите АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛПОРАЗРЯДНОГО УРАВНОВЕШИВАНИЯ изобретения - авто вычислительная тех Область использованияматика, измерительная иника.Известны преобразователи аналоговых величин в код методом поразрядного уравновешивания, содержащие схему сравнения, первый вход которой соединен с источником преобразуемого напряжения, а второй - с выходом преобразователя кода в напряжение, входкоторого подключен через регистр к выходу 10логического блока, управляющий вход которого соединен с первым выходом схемы сравнения, а входы - с выходами распределителяимпульсов и входами первой схемы сборки.Такое устройство характеризуется ограниченной скоростью преобразования, особеннопри высокоточном преобразовании,Цель изобретения - сокращение временипреобразования за счет того, что в зависимости от величины преобразуемого сигнала обеспечивается сокращение или пропуск некоторых тактов уравновешивания.Сущность изобретения заключается в том,что в преобразователь введен блок сокращения тактов и сквозного перехода, причем он 25содержит дополнительно схемы И, схемысборки, триггеры, линии задержки, инверторы и выпрямитель, вход которого соединен совторым выходом схемы сравнения, а выходчерез первую схему И, второй вход кото рои через первыи триггер подключен к выходу первой линии задержки и выходу первой схемы сборки, подключен ко входу второй схемы сборки, выход которой соединен с первым входом распределителя импульсов. Вход первого инвертора соединен с первым выходом схемы сравнения, а выход через вторую схему И, второй вход которой подключен к нулевому выходу второго триггера, и третью схему И, второй вход которой соединен с выходом первой линии задержки, подключен ко входу второй схемы сборки, первый вход четвертой схемы И соединен с первым выходом схемы сравнения, второй - с единичным выходом второго триггера, единичньш вход которого соединен с выходом первой схемы сборки, а нулевой вход - с выходом третьей схемы сборки, входы которой подключены к выходам логического блока, а выход четвертой схемы И через пятую схему И, второй вход которой соединен с выходом первой линии задержки, соединен со входом второй схемы сборки, первый вход шестой схемы И соединен с третьим выходом схемы сравнения, второй вход - с четвертым выходом схемы сравнения, а выход через второй инвертор и седьмую схему И, второй вход которой соединен с выходом первой схемы сборки, подключен ко второму входу распределителя импульсов и через восьмую схему И, второй вход которой подключен к выходу второй линии задержки, вход которой соединен с выходом первой схемы сборки, подключен к третьему входу распределителя импульсов.В данном преобразователе используется схема сравнения, которая в зависимости от соотношения компенсирующего напряжения У, преобразователя кода в напряжение (ПКН) и напряжения Уисточника преобразуемого сигнала обеспечивает выработку потенциальных сигналов на своем первом выходе, если напряжение С"(У выработку импульса на втором выходе в момент смены знака соотношения напряжений У, и Увыработку потенциальных сигналов на третьем выходе, если напряжение У,(У,; - А, и на четвертом, если напряжение У) У+ А - специальньш распределитель импульсов, обеспечивающий помимо выработки последовательности распределенных во времени и пространстве импульсов ускоренную выработку очередного импульса или сквозного перехода к нахождению старшего разряда младшей группы по сигналам с блока сокращения тактов и сквозного перехода,На чертеже изображена функциональная схема описываемого преобразователя.Преобразователь содержит схему сравнения 1; преобразователь 2 кода в напряжение; регистра 3 кода; логический блок 4, обеспечивающий установку единиц и их сброс в разрядах регистра кода по сигналам с распределителя и схемы сравнения; распределитель импульсов 5, обеспечивающий выработку распределенных во времени и пространстве импульсов и имеющий первый управляющий вход а, второй управляющий вход б и третий управляющий вход в, причем при определении некоторого -го разряда по приходу сигнала на второй управляющий вход б распределитель обеспечивает сразу же выработку импульса для определения разряда з, а затем остальных младших разрядов с установкой при У,)Счерез логический блок 4 единиц в разрядах, начиная с,ю+1 и кончая з - 1, а по приходу сигнала на третий (в) и первый (а) входы распределитель обеспечивает сокращение текущего такта уравновешивания за счет ускоренной выработки импульса определения следующего разряда,Кроме этого, в преобразователе имеется блок сокращения тактов и сквозного перехода, состоящий из первой 6, второй 7, третьей 8, четвертой 9, пятой 10, шестой 11, седьмой 12 и восьмой 13 схем И, первой 14, второй 15 и третьей 16 схем сборки, первого 17 и второго 18 триггеров, первой 19 и второй 20 линий задержки, первого 21 и второго 22 инверторов и выпрямителя 23.На входы схемы сборки 16 поступают сигналы сброса пробной единицы с логического блока 4, на входы схемы сборки 14 поступают сигналы начала тактов уравновешивания с распределителя импульсов 5. 10 15 20 25 30 35 40 45 50 55 60 65 Перед началом работы все триггерные элементы устройства находятся в нулевом состоянии. В процессе отыскания любого -го разряда в начале такта уравновешивания импульс начала такта поступает из распределителя импульсов 5 через первую схему сборки 14 на вход установки нуля триггера 17 и установки единицы триггера 18. В случае сброса в конце предыдущего- 1-го такта уравновешивания пробной единицы сигнал третьей схемы сборки 16 установит на нуль триггер 18. Через время, определяемое величиной задержки первой линии задержки 19, будет установлен в единицу триггер 17 и опрошены схемы И 8 и 10.Если в данный момент времени имеется сигнал на выходе г схемы сравнения 1 и триггер 18 находится в состоянии 1, то на выходе схемы И 10 появляется сигнал, который через вторую схему сборки 15 поступает на вход в сокращения тактов распределителя. Сигнал сокращения такта также вырабатывается по сигналу первой линии задержки 19, если отсутствует сигнал на выходе г схемы сравнения 1, а триггер 18 находится в состоянии О (цепь из инвертора 21, схем И 7, 8, схемы сборки 15 открыта), В том случае, когда указанные две ситуации отсутствуют, сигнал сокращения такта будет выработан по цепи; выход д схемы сравнения 1, выпрямитель 23, схема И 6, схема сборки 15 по первому после установки триггера 17 в состояние 1 сигналу смены знака соотношения напряжений Уи У.Сигнал начала такта уравновешивания -го разряда поступает через схему сборки 14 на линию задержки 20. Если в этот моментимеются сигналы на выходах е, х схемы сравнения 1, то на выходе схемы И 13 появляется сигнал, поступающий на вход а распределителя импульсов 5. Каждый сигнал начала очередного и завершения предыдущего такта уравновешивания опрашивает схему И 12. Если в это время отсутствуют сигналы на выходах е, х схемы сравнения 1, то на выходе схемы И 12 появляется сигнал, поступающий на вход б распределителя импульсов 5. При отсутствии на закончившемся такте уравновешивания сигнала со схемы И 13 поступление сигнала на вход б распределителя импульсов обеспечивает сквозной переход от определения данного разряда г к определению разряда з. Причем распределитель импульсов через блок 4 обеспечивает при наличии сигнала на выходе г схемы сравнения 1 установку всех разрядов от ( + 1)-го до (з - 1)-го в состояние 1, а при отсутствии сигнала на этом выходе - сброс этих разрядов в нуль.Цепь из элементов: первый инвертор 21, первая 14 и вторая 15 схемы сборки, вторая 7, третья 8, четвертая 9, пятая 10 схемы И, второй триггер 18 и первый инвертор 21 построена для случая, когда на участке квази- монотонности компенсирующее напряжениеУ(1) приближается к своему установившемуся значению У(1 - -ж) снизу, если в предыдущем разряде установлена единица, и сверху, если в предыдущем разряде установлено нулевое значение. При противоположном характере монотонности напряжения У, может использоваться та же цепь, но с управлением работой схем И 9, 7, 10 от противоположного плеча триггера 18.Предмет изобретенияАналого-цифровой преобразователь поразрядного уравновешивания, содержащий схему сравнения, первый вход которой соединен с источником преобразуемого напряжения, а второй - с выходом преобразователя кода в напряжение, вход которого подключен через регистр кода к выходу логического блока, управляющий вход которого соединен с первым выходом схемы сравнения, а входы - с выходами распределителя импульсов и входами первой схемы сборки, отличающийся тем, что, с целью сокращения времени преобразования, в него введен блок сокращения тактов и сквозного перехода, причем он содержит дополнительно схемы И, схемы сборки, триггеры, линии задержки, инверторы и выпрямитель, вход которого соединен со вторым выходом схемы сравнения, а выход через первую схему И, второй вход которой через первый триггер подключен к выходу первой линии задержки и выходу первой схемы сборки, подключен ко входу второй схемы сборки, выход которой соединен с первым входом распределителя импульсов, вход первого инвертора соединен с первым выходом схемы сравнения, а выход через вторую схему И, второй вход которой подключен к нулевому выходу второго триггера, и третью схему И, второй вход которой соединен с выходом первой линии задержки, подключен ко входу второй схемы сборки, первый вход четвертой схемы И соединен с первым выходом схемы сравнения, второй - с единичным выходом второго триггера, единичный вход которого соединен с выходом первой схемы сборки, а 15 нулевой вход - с выходом третьей схемысборки, входы которой подключены к выходам логического блока, а выход четвертой схемы И через пятую схему И, второй вход которой соединен с выходом первой линии за держки, соединен со входом второй схемысборки, первый вход шестой схемы И соединен с третьим выходом схемы сравнения, второй вход - с четвертым выходом схемы сравнения, а выход через второй инвертор и 25 седьмую схему И, второй вход которой соединен с выходом первой схемы сборки, подключен ко второму входу распределителя импульсов и через восьмую схему И, второй вход которой подключен к выходу второй ли нни задержки, вход которой соединен с выходом первой схемы сборки, подключен к третьему входу распределителя импульсов.