418864

Зависимое от авт. свндс:сльс",ва М -Заявлено 17,И.19721817238/18-с присоединением заявки .4 -ПриоритетОпубликовано 05.111.1974. Бюллетень . х,1. 1 хл.06 осударстеенный комет Соната Министроа ССС ао делам изаоретений и открытийЛ 1 х С3 э(088 8) а опубликования описания 26 ХИ.1974 Авторыизобретения В, Чернухин, И. Д. Скролис и О, Б. Макарев Таганрогский радиотехнический институт Заявитель ЦИФРОВОЙ ИНТЕГРА фровом интеграторе э м использования выхо Изобретение относится к области вычислительной техники и может быть использовано при конструировании и разработке цифровых интегрирующих машин и структур.Известны цифровые интеграторы с одноразрядными приращениями, содержащие псрвьш сумматор, параллельно которому подклю-еп регистр подынтегральной функции, выходом соединенный через схему умножения на один разряд со вторым сумматором, параллельно которому подключен регистр остатков, выходом соединенный с выходным устройством, имеющим выход одноразрядных приращений. Схема умножения в таких интеграторах очень проста, Она состоит из трех коныонкторов, дизыонктора и инвертора, В связи с этим схема цифрового интегратора с одноразрядными приращениями также проста,Однако полоса пропускания таких интеграторов не превыпает единиц герц. Для повьнпения их быстродействия применяют многоразрядные приращения. Но при этом схема у.- ножения существенно усложняется и преврацается, по существу, в множительное устройство многоразрядных кодов.Целью изобретения является повышение быстродействия интсграторов без усложнения схемы умножения,В предлагаемом цита цель достигается путе дного устройства, пмсюцсго выход одноразрядных и выход многоразрядных приращенп, укорочения регистра остатков на один разряд и введения схсмы ИЛ 1, дополнптсльно го сдвигаощсго регистра остатков и трех управляемьх пз устройства управления схем И. Схемы 1 т включены так, что выход второго суххатора через первуо схему И связан с первых входо. схемы ИЛИ и че рез вторую схему 1 Ь - со входом дополнитслыОго регистра остатков, выход которого соединен со входом выходного устройства и через третью схему Исо вторым входом схемы ИЛ 11. Выход схсмы ИЛИ сосдпнсн 15 со входом регистр остатков.Схема предлагаемого интсгра гора показанапа чертеже. Интегратор состогг из сумматороь 1, 2, ре гистра 3 подынтсгральпоп фуш;цнн, регистраостако 4, доолнптельного сдвгающего регистра 5 остатков, схемы 6 умножшшя, устройства фор;.:ированпя и хранения выходных приращений 7, осуществляющего формпрова ние многоразрядных и одноразрядных прращений, схс.а 11 8 - 10, схемыИЛИ 11.Устройство пмсег ьход 12 приращений подынтегральной фунциь вход 13 приращений псремеппо. нптсрпрования, выход 14 однораз рядных нррацспп интеграла, выход 15 мно5 10 15 20 25 .О 40 45 с 0 Ораз 1)ядпь; приращений п;сграла, шипу 16 СИНИЛОВ ИЗ уСрОИСГсс 1 ураз)СПИЯ.1 фсрл 2 ЦЕ 51 В ИНЕГраТОрс ПрСдс Гс 1 Ь)1 СН 2 В ДОПОЛШ.СЛЬПОМ 1;ОС,11 Ггегра 01) р 200122 Т СЛСДу 10 ЩИм Осразом.2)кдыи п 2 ип С 13 ирОВйпиЯ разбивается наа+1) элементарных шагов, где а - число зпачащих разрядов в многоразрядном приращении Лг.Перед началом го шага интегрирования в регисгре 1 рапится значение подынтсгральной фупхНе в ,1-1) ом шаге в дополнительном сдвигающсм регистре 5 остатков хранится зН многоразрядного приращения интег сЛа Ьс,г ДЛЯ г-ГО Ш 2 Г 2 ИНТРГЕЭИ 130 В 2 НИ 51. Е) ВЫ- ходпом устройстве хранится код одноразрядного приращения, соответсгвуюший содержимс.Г) СТ 213 ШСГО р 23)ЯД 2 13 СГИСТ 132 5.В срвом элеиентарпом шаге г-го шаа интерироиапия па вод 12 поступает мпдгоразряднсе прир 21 цепие )г; а П 2 ВхОд 13 ОдпО 323- ряднде приращепие, ко.орое представляе собсп код м, - .адшего разряда Сдо.ве)свующео меОгоразЕ)5 дпдго приращения Л 1 ногсразрядное приращепие на вхс е 12 суммируется в с,);Еторе 1 со значеНем подынег 1)альнс фУнкции г,г 1, псстУпающм из РегистР 2 1, 1 СВСС Зна 1 ЕПИЕ ггг ПЕРСЗ 2 ПИСЫВсЕ 1 СЯ В 101 ЖЕ су2101 э 1. л,роле ТОГО, е/ Поступгге па схему у)нсжЕНИ 51 6, ГДЕ гНОК 2 Е ГСЯ На МЛ 2 ДШИ 11 разряд многоразрядного приращения. Полуденное произведение суммируется в сумматоРе 2 со зачепием остатка Згг ), постУпаюшим из регисра остатков с 1, Младший разряд полученной суь через схему 11 8 записьша"тся В рсгис.р д, а остальные разргды через схему е 9 и се.у 1.ЛИ)сзаписываются в регистр . Ввидудго, Гго ОЕГПСТЕ) . УКОРО 1 ЕП, СГО СОДСРК;1):СС СДВИ- ается в сторону младших разрядов на одш: 1322 эяд. 110 Окопан:1 и у)ножен)1 я ссде 13)ки)се старшего разсяда регистра д, представ;.Гэщее собой второи разряд приращенпя гвг, заисывается в устройство формирования и ХРВПСНИЯ ЬЫСДПЫХ ПРПРаШЕПИЙ г.Во втором эле)снтарпом шас на вд;, 18 посту,аст одноразрядное прирацение, представ:-.яю цес собой кдд второго разряда соо:- ветсвсОщсгс )1 нОГОЕэаз)яднОГО риращепия. 2 Вхсд2 посту 12 ст пуль. Схеыа ".1 по)кепЯ 6 .роизвсдит у)По)кспне значения гг, на втоР 011 Р 2313 ЯД СООВССВгОЦЕСГО ПРИЕ)2 ЩСНКЯ.Произведение с выхода схемы умно:кения 6 суммпруется со сдвинутьм на один разряд содсржьп 3 еГист 132 4. г)и 12 дший разрЯд ПО- лу сен но Сг мы за писывастс 51 в 13 сГист 13 5, 2 Остальные разр 51 ды 1 срсзаписыВ 210 тся В укорочснпь;й регистр д. В конце второго элементарного шага зпа ение,рстьего разряда приращения Ляг из старшего разряда регистра 5 поступает в устройсгво 7.В остальных элементарных шагах, кроме последнего, операции Второго элементарного шага поворяю Гся без изменений.В последнем а+1)-ом элементарном шагеГО ш 2 а иптеГЕэи 1 эОВаниЯ величина Д умно жается на код знака прирацения, 11 ри эОъ схема 6 уемно)кения работает так, что если множитель е 0.0)к)Ге.ВИЫЙ то гг не роходит на суммаор 2, 2 ссли отрицательный, то у; умнокается па - 1. После суммирования с содержимым регистра 4 последнее произведение ерсз схеу е) 8 записываетсЯ В регистр 5, 2 содержимое этого регистра через схему 1 ЕО и схему ИЛИ 11 одновременно перезаписызаеся в освобождающийся регистр 4. В РЕЗУЛЬГ 2 ГС 1 аКО 1 ЕРЕЗа ИСИ ЕРЕД НаЧалом следующего (+1)-го шага интегрирования в регистр 4 пспадасг зпаченис остатка )в регистр 5 - новое значение приращения )ггг+13 со своим знаком, Е,роме того в устройство ( записывается код младшего разряда прЩ)2 пения интсГЕ)ал 2 )+1).Б (+1)-ом и последующих шагах интегрирования все описанные операции повторяются. 13 е д )1 с ) и 3 , О 13 с т е и и я Цифровой интегратор, содер)кащий устройст- НО Е)ср 1 ропан)я 1 Еэанспи 5 Ивкодных ПЕэиращепк 1, гсрььй сумматор, В обратную связь которого включен регистр подынтегральной функции, выодом соединешый через схему у п 0)кеп)5 сс в 501)ым суммаГсрс)1 кс Входу которого подкл;дчеп рсгср остатков, отлич а ю щ и и с я те), что, с целью повышения сго быстродействия, в и го введены схема 1 ЛЕс, ДОПОЛНИТЕЛЬПЫП СдВИГснощИЙ рЕГИСТр остатков и три схемы И, причем выход второ 0 суямаор 2 Срез пеэВу 10 схем)г И сВязан с первым входом схемы 51 ЛИ и через В.орую схему И со Входом дополнительного сдв 21 сщсго ОсГ)ст 132 Остатков, Выход ко ГО- рого сосдпнен со входом устройства формирования и храпения выходных приращений и через трс 1:о схему И со в;орым входом схс)ь ИЛЕЕ; выход схемы И 1 И соединен со входс) регистра остатков., Степанова Редакт Коррек Тираж 624овета Министров СССоткрытийаб., д. 4/5 дписное ипография, пр, Сапунова, 2 Заказ 1809/10ЦНИИПИ Изд.591 сударственного комитета по делам изобретений Москва, Ж, Раушска