Многоканальное вычислительное устройство

О П И С А Н И Е 347766ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ това 4 оввтских Социалистических РесптблнкЗаявлено 08.17.1970 ( 1428045,18-24 с присоединением заявки х,"с Комитет по делам иаобрвтеннй и открытий при Совете Министров СССРпорите Х г 1,1 х 681 333(088 Оп бликовацо 10,Ъ 11.1972. Бкллстець Лс 24Дата опубликования описания 21.Л 11.1972 Авторыизобретеци рьеьич и О. В. Фалалее Заявитель Институт физики Сибирского отде. пения АН ССС 1 ОГОКАНАЛЬНОЕ ВЫЧ ИСЛ ИТЕЛЬНОЕ УСТРОЙСТВ правлсшш нарастания номеров каналов, цо лишь до половины общего количества каналов, а затем от последнего канала - в направлении убывания номеров каналов в пределак второй половины обшего котцчества каналов.Прц таком построении вычислительного устройства дисперсия шумов нарастает симметрично от крыльев сигнала к его центру. Прц этом влияние шумов ца результат цнтегриро вацця уменьшается, так как в данном случасца обоих крыльяк сигнала дисперсия шумов минимальна, а ее максимальное значение приходится на центральную область, где сигнал также максимален. Это, в свою очередь, приво дцт к уменьшению погрешностей прц последующей обработке интегрированного сигнала.Выигрыш, получаемый за счет предлагаемого изменения порядка .включения каналов в вычислительном устройстве, тем оольше, чем 20 меньше отцошсццс сигнала к шуму и чем больше коррелцрованы шумы. На фцг л агаемого 25 устройства первой цпц глощеция цця формь вующих сп 3 О фуцкццоца1Изобретение относится к многоканальным вычислительным устройствам со схемой,реализацией программ для регистрации и статистической обработки сигналов, получаемых в процессе физического или биологического эксперимента, а также для определения формы интегральных сигналов,Известны многоканальные вычислительные устройства для регистрации, статистической обработки,сигналов, а также для определения формы интегральных сигналов. При интегрировании, наряду с полезным сигналом, неизбежно присутствуют шумы, которые также ннтегрцруются, в результате чего сигналы становятся нестационарными и ик дисперсия увеличивается примерно пропорционально времени интегрирования.В предлагаемом устройстве для уменьшения влияния шумов ца результат интегрирования сигналов типа производнык спектров поглощения, а также уменьшения погрешности вычисления некоторык параметров сигнала, например, второго момента, а также для применения устройства и в других случаях, когда сиг. цал имеет ветви с положительными и отрицательными значениями ординат и площади под этими ветвями априорно равны, в вычислительном устройстве изменен порядок включеция каналов, При интегрировании суммирование чисел начинается от нулевого канала в ца 1 представлена блок-схема предмцогокацальцого вычислительного в режиме записи сигналов в виде второй производных спектров пои и.; ццтегрцровапц 1 я для определе,ццтегральнык сигналов, соответстектрам поглощения; ца фцг. 2 - пьцая схема адресного рсгцстра для11(11 1 СР 1(РО 111 СПГП 1 ЛЯмассива.В режиме записи сигнал поступает аналого-цифровоц преобразователь 1, где преобразуется в цуг импульсов, количество которых пропорционально сличцне измеренного напряжения сигнала, Импульсы в цуге пересчитываются арифметическим устройством 2, перед каждыч циклом, устанавливаемым импульсом сброса па нуль.После каждсго пзчерения с позощыо усилителей 3 считывания-записи зафиксированные в арифметическом устройстве числа заносятся в одцп из,каналов куба памяти 4. Номер канала определяется адресным регистром б, а р 1 тм работы адресного регистра и остальных блоков вычислительного устройства задастся тактовым генератором б. Устройство 7 управления определяет режим работы основных блоков, вычислительного устройства, Регистрируемый ,или обрабатываемый в виде совокупности чисел в памяти сигнал после ццфро-аналогового преоорязоваия 8 чисел из куба памяти и цифро-апалогового преобразователя 9 из номера капала может наблюдаться на осциллографе 10.В режиче интегрирования устройство уп,равления выключает аналого-цифровой преобразователь, а арифметическое устройство работает в режиме накапливающего сумматора. При этом устройство управления обеспечивает запрет сброса арифметического устройства а нуль. Число из первого канала считываетсясумматор и заносится в первук 1 ячейку другой подгруппы памяти. Затем с занесенным сумматор числом из первого канала суммирустся с учетом знака числа, считанное,из второго канала, я сумма записывается также во торой канал другой подгруппы,памяти:и т. д.В адресном регстре используется реверсцвпый счетчик, логические семы И, ИЛ 11 и спомогятсльный управляощий триггер, обеспечивающие включение каналов от пулевого до- - ,гле (ля + 1) - ооцее количество каЛ+2палов, в которое занесен сигнал, я затем от каУ+1наля Н ло -- . 1-1 а интервале цптегрирова(Л+нпя от Л дообеспечивается цнверс 1 ья2знака чпссл при считывании их пз памятисумматоры сохраняется 1 юзможпость послслоательцого включения каналов по порядку от пулеого ло последнего. Ня 1)упкццопяльной схеме адресного регистра для интегрирования сигналя к центру числового массива (см. фцг. 2) обозначеныо, РьР.ч-и Р,; - триггерцыс разряды реверс;1 вцого счетчика адресного, регистра, 1 х информацио(иным и инверсным плечач триггеров во всех разрядах подключаются входы децифряторов ХУ куба памяти. Между разрядами регистра включены параллельно по две схемы 11 ц последоват,льно с пимп схема 111 И 1, обсспсчпЯ 1 ощцс реерсипый рс.жим работы адресного счетчика.Схемы И правляотся потенциалами спротивоположных плеч триггера 12 управле 5 пия. В зависимости от положения этого триггера, разрешающий потенциал поступает либо(па нижние, либо (ца верхние схемы И. В соответствии с этим каждый разряд управляетсяимпульсом либо с ипформацион(ного, либо с10 инверсного плеча триггера, На выходе последнего разряда, включены дифференцирующиецепи 13, схема ИЛИ и усилитель 14, которыеобеспечдваот переход после интегрированияУ+от канала 0 до канала -к каналу У для5 2интегрирования в обратном направлении, ц пеЛ 1+ 1рсход после интегрирования от канала Ж до2к, пяяльпо,; состояпцо - в конце цикла,иц 20 тегрироваия, На фиг. 2 для простоты приведе двоичный счетчик, по принцип работы сохраняется и при обы гцо используемом в адресном регистре двоично-десятичном счетчике.Лдресньй регистр работает следующим об 25 РазоВ начале интегрирования положение триггера управления таково, что,разрешающий потоццпал поступает на пцжнце межразрядцыесхемы совпадения И. В таком случае счетзо чик адресного регистра работает на сложение,я каналы включаются в порядке иарястяцпяУ+ 1номеров от 0 до2Прп подаче импульса с разряда Рл . царазряд Р,ч , когда в последнем записываетсяединица, перепады напряжений с пнформаццо(нного,и инверсного плеч последнего разрядадифференцируются дифференцирующими цепямп, и импульс положительной полярности, через схему ИЛИ ц усилитель записываетчерез межразрядные схемы ИЛИ во все прлылущпе раз(ряды единицу,Л+1ТЯким ооразом, после капЯЛЯ 011 11(-)2Л+5 вкл 1 очается пе очередной канал 10000 ( -2я последний канал 111 11 (У), Одновремен,но с подачей импульса с разряда Рлпа разряд Рл этот же импульс поступает на триг 5 о гер управления и переключает его. При этомразрешаюцпй потенциал поступает яа верхниемежразрядные схемы совпадения И. Теперьсчетчик адресного рег 1 стра будет работать на(10000) .У+1 Л+1Прц переключении с на (01111)2 2импульс с выхода разряда через дифференци50 руощие цепи и усилитель записывает нули вовсе предыдущие разряды. Поэтому после каЛ+ 1нала включается нулевой (00000), триггер устанавливается в исходное положение, и65 н 1 цкц 1 е мсжразрядцые схемы совпадения ИЙ 7711) Составитель Э. СенинаТекрсд 3. Тараненко Корректор С, Сат Редактор А. Батыгин ва Тираж 406открытий при Советкап пяЙ., д. 4/5 Изп,.1-,по делам пзобрстспиМоскв 1, 7 К. Раун Заказ М 3989ЦНИИПКомитет Подписное ов СССР ип агорскаи типограф вгонь нодготавлипакггся к работе и пыдастс импульс конец цикла, по которому процес интегрирования закангивается.Предмет изобретения многоканальное вычислительное устройство, содержащее адресный регистр, состоящий из триггерного реверсивного счетчика, логической схемы, ггриггера управления, усилителя, один вход адресного регистра через тактовый генератор соединен с входом устройства управления, первый, выход которого через аналогоцифровой преобразователь, арифметическое устройство, первый цифро-аналоговый преооразователь, осциллограф соединен с выходом второго цифро-аналогового преобразователя, второй вход адресного регистра соединен со вторым вьгходом устройства управления, трс 61 ин 11 ьход которого иодкл 101 сн и усилителО считывания-записи, а четвертый выход - к арифметическому устройству, одни выходы адресного регистра подклго ены ко входам второго цифро-аналогового преобразователя, другие выходы через куб памяти, усилитель считывания-записи подключены к арифметическому устройству, от.гичагогггееся тем, что, с целью уменьшения влияния шумов на форму интегральных сигналов, адресный регистр дополнительно содержит диффоренцирующие цепи, а разделенные входы триггера управления соединены с соответствующим;1 выходами триггера последнего разряда реверсивного счетчика и через соответствующие дифференцирующие цепи, логическую схему п усилитель подключены ко всем входам разрядов счетчика, кроме последнегоо.