Устройство для декодирования групповых кодовс

338903 О П И С А Н И Е ИЭРВРВТЕНИЯ Сотов СоветскихСациалкстмчешихРеспублик К АВТОРСКО У С 1 вИДЕТИЗЬСТВУ Зависимое от авт. свидетельства61 1 ИО,аявлено 09.1.1970 (л 1 е 1392823118-24)присоединением з.аявииКомитет по делам еебретеиий и открцти при Совете Министров СССРПриоритетОпубликовано 1 Ь.Ч.1972, Бюллетень1 Дата опубликования описания 25.И 1.1972 УДК 681.326.7(088 Авторизобретения С. Смирно аявител-ь СТРОЙСТВО ДЛ С ИСПРАЕКОДИРОВАНИЯ ГРУППОВЫХ КОНИЕМ ОДИНОЧНЫХ ОШИБОК 2мы декодирования маркера 1, распределителя 2, информационного регистра 8, проверочного регистра-счетчика 4, схемы выявления исходного состояния 6, управляющего триггера 6, двухвходовых логических схем 7 - 10,Работа схемы разбивается на два цикла.П е р в ы й ц и к л - цикл записи принимаемой кодовой комбинации.Входной последовательный двоичный код, состоящий из маркера и цифр ат - , апоступает на вход устройства. В течение первого цикла работы распределителя код записывается в регистры,Импульс, получающийся на выходе схемы 1 в результате декодирования маркера, запускает распределитель и устанавливает в нуль информационный регистр 3, проверочный регистр 4 и управляющий триггер 6. Цифры входного кода записываются в информационный и проверочный регистры через логические схемы 9.Проверочные цидах образуются п 5;,а,де а; - цифры кода; у - двоичные коэффициенты (О или 1); у =1,2,и - Й,Изобретение предназначено для систем передачи и приема цифровой информации и используется для циклического декодирования групповых (и, Й)-кодов, корректирующих. все одиночные ошибки.(.основным недостатком существующих устройств декодирования групповых (и, Й)- кодов является малое быстродействие, которое обусловлено большим количеством тактов, требующихся для декодирования принятых кодовых комбинаций.Цель изобретения - упрощение схемы устройства и увеличение его быстродействия.В предлагаемом устройстве эта цель достигается использованием проверочного регистра в режиме записи проверочных цифр (первый цикл) и в режиме обратного счета (второй цикл) для достижения исходного состояния с целью обнаружения места одиночной ошибки и ее исправления.Для выявления исходного состояния (00011) используется логическая схема И, входы которой подключаются к проверочному регистру-счетчику, а выход - ко вторым входам двухвходовых логических схем, через которые подаются сигналы на исправление одиночных ошибок.Схема декодирующего устройства приведена на чертеже,Декодирующее устройство состоит из схефры в групповых (п, А)-коо правилам, имеющим вид:5101520 25 30 35 40 45 50 3Поэтому на каждый из входов хь х 2хп к подаются последовательности информационных цифр а; (одновременно с их поступлением в информационный регистр) и по одной контрольной цифре,В конце первого цикла в регистре 1 записаны информационные цифры, в проверочном регистре-счетчике 4 - проверочное число (синдром).При отсутствии ошибок это число равно нулю, а при наличии одиночной ошибки отлично от нуля.В т о р о й ц и к л - цикл исправления одиночной ошибки,Переход ко второму циклу обеспечивается тем, что с последнего каскада п-разрядного распределителя на вход триггера Ь, подается сигнал, переводящий триггер в состояние 1.Этот же сигнал через логическую схему 7 подается на первый каскад распределителя и повторно запускает п-каскадный распределитель, Сигнал с выхода 1 триггера б переводит проверочный регистр-счетчик 4 в режим обратного счета и подготавливает логические схемыи д к работе в режиме И,При переключении распределителя на вход логической схемы 8 со всех каскадов распределителя последовательно во времени подаются импульсы, которые через схему д поступают на вход проверочного регистра-счетчика. Проверочное число, записанное в проверочном регистре-счетчике, начинает уменьшаться. Импульсы с распределителя подаюгся также на входы схемы 10 с первого каскада), 10 з (с третьего каскада) и т. д.11 редположим, что при передаче какой-нибудь кодовой комбинации кодового вектора), в ней произошла ошибка в первом разряде (слева). 1 огда после приема кодовой комбинации (в первом цикле работы распределителя) в проверочном регистре-счетчике 4 будет записано число 3 (0,.011) и на все входы логической схемы 5 будут поданы с регистра-счетчика 4 высокие напряжения.Как только триггер б перейдет в состояние 1, на выходе схемы 5 появится сигнал, который подается на все вторые входы логических схем 10. Импульсом с первого каскада распределителя открывается схема 10, и сигйал с ее выхода подается в первый триггер Информационного регистра. Цифра а меняется на противоположную, и одиночная ошибка исправляется.Допустим, что ошибка произошла во вто 4рой цифре (а 2) кодовой комбинации. Этой ошибке соответствует число 5 (О0101). При этом схема работает аналогично предыдущему случаю.Отличие только в том, что сигнал на выходе логической схемы 5 появляется после того, как на вход регистра-счетчика 4 поступят два импульса с первого и второго каскада распределителя). Импульс с третьего каскада распределителя, открывает логическую схему 10, выход которой подключен ко входу второго триггера информационного регистра 3, и одиночная ошибка во втором разряде исправляется,Описание работы декодирующего устройства и последовательность чисел проверочной матрицы, соответствующих одиночным ошибкам, однозначно определяют порядок подачи сигналов с распределителя на логические схемы 10. Предмет изобретения Устройство для декодирования групповых кодов с исправлением одиночных ошибок, содержащее информационный и проверочный регистры, соединенные через группу схем И с распределителем, отличающееся тем, что, с целью упрощения устройства и повышения его быстродеиствия, в него введены схема выявления исходного состояния, триггер, две дополнительные схемы И и вторая группа схем И, причем выходы проверочного регистра соединены с входами схемы выявления исходного состояния, выход схемы соединен с первыми входами второй группы схем И, вторые входы которых соединены с соответствующими выходами распределителя, а выходы - со входами информационного регистра, выход последнего разряда распределителя соединен со входом триггера и с первым входом первой дополнительной схемы И, единичный выход триггера соединен со входом проверочного регистра, с входом схемы выявления исходного состояния и с первым входом второй дополнительной схемы И, нулевой выход триггера соединен с вторым входом первой дополнительной схемы И, выход которой соединен с входом распределителя, все выходы распределителя объединены и соединены с вторым входом второй дополнительной схемы И, выход которой соединен с входом проверочного регистра.338903 УсаО Составитель Крылова Техред 3, Тараненко Редактор Л, Утехина Корректор А, Васильева Заказ 2259/10 Изд. Мз 967 Тираж 448 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Ж.35, Раушская наб., д, 4/5 Типография, пр. Сапунова, 2