Устройство для синхронизации

Союз Советских Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 11,Ч 111,1969 ( 1356608/18-24)с присоединением заявки031 1300 иоритет Комитет по делан изобретений и открытий прк Совете Министров СССРОпубликовано 04,Ч.1971. Бюллетень18Дата опубликования описания 07.Х,1971 УДК 621.316.729 (088.8) Авторыизобретения М,Ла В. Коновалов и лтун Заявите СТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ подхему ских тель, узла равх сдвигов посодержит с жения циклич ы и расшири с выходами сдвигов, а у циклическиои группьел обнарунои гру исоединеныклических 25 Опознаватель циклам маркерн запоминания, уз сдвигов маркер входы которого 30 обнаружения цПредлагаемое устройство относится к технике передачи информации с помощью бинарных сигналов, а именно; к технике обеспеч;- ния синхронизма источников и приемников информации в системах передачи дискретных сообщений и в системах с импульсно-кодовой модуляцией речевых и других аналоговых сигналов. Оно может быть использовано на радиотехнических предприятиях, разрабатывающих и изготавливающих импульсные системы связи. Особенно целесообразно применение его в системах с временным уплотнением и разделением нескольких каналов передачи информации.Известны устройства для синхронизации по циклам систем передачи дискретной информации, содержащие делитель-распределитель подциклов, распределитель символов в подциклах, управляемый делитель тактовой частоты, схем корректирования фазы делителей и индикатор состояния сихронизма.Предлагаемое устройство отличается тем, что оно содержит схему управления первым опознавателем циклических сдвигов по подциклам маркерной группы и группу опознавателей циклических сдвигов по подциклам маркерной группы, входы которых объединены и подключены ко входному зажиму. Выход расширителя каждого опознавателя подсоединен ко входу схемы запоминания последующего опознавателя, причем выход расширителя первого опознавателя подключен к индикатору состояния синхронизма, выход которого соединен со схемами корректирования фазы делителей и со схемой управления первым опозна вателем. Выходы делителя- распределителя подциклов подключены к схеме запоминания каждого опознавателя, а входы - к выходам схемы корректирования фазы 10 делителя-распределителя подциклов, Каждый из выходов распределителя символов в подциклах соединен соответственно со входом схемы запоминания каждого опознавателя, а выходы схемы управления первым опознава телем подключены ко входам схемы корректирования фазы делителя-распределителя и ко входам узла обнаружения циклических сдвигов маркерной группы первого опознавателя, выходы которого подсоединены ко входам уз ла коммутации схемы управления первымопознавателем и ко входам узла обнаружения циклических сдвигов маркерной группы каждого опознавателя.ляющии вход обьединеп с одним из запрещающих входов схемы запоминания.Зто позволяет ускорить вхождение в синхронизм и сократить число позиций, отводимых в подциклах на передачу синхросигнала,Блок-схема предлагаемого устройства представлена па чертеже.Принимаемый сигнал со входа 1 подается на опознаватели 2 синхрогрупп, которые опробуют позиции (по числу символов в маркерой группе) принимаемого сигнала, распределснные во времени аналогично маркерным позициям цикла. Момент выбора опробуемых позиций принимаемого сигнала для каждого из Я опознавателей определяется последовательностями импульсов а; (1=1,2,Я) с распределигелями 3, следующих с частотой следования подцпклов, и последовательностями , (=1,2т), представляющими собой последовательности разрешающих подставок, с частотой следования, равной частоте следогания подциклов,В опознавателе синхрогрупп символы, выделеныс последовательностями а; и сУ из принимаемого сигнала записываются в схему запоминания 4 при наличии на ее запрещающем входе разрешающих сигналов с индикатора состояния синхронизма 5 и с предыдущего опознавателя.Символы, выделенные из принимаемого сигнала опознавателем 2, анализируются в узле б обнаружения циклических сдвигов маркер- ного сигнала па схемах совпадения, число которых равно числу циклических сдвигов маркерного сигнала. Сигнал об обнаружении маркерной группы или ее циклического сдвига с соотвстствующей схемы совпадения узла э" поступает на расширитель 7 и на узел коммутации 8 схемы 9 управления первым опознавателем синхрогрупп. С выхода расширителя д расширенный до величины, необходимой для перекрытия опробуемой в течение цикла части подцикла, он поступает на запрещающие входы схем запоминания 4 и расширителей 7 последующих опознавателей 2;+ - 2 и запрещает их работу в течение данного цикла опробования.Одновременно сигнал с выхода д, опознавателя 2;, пройдя через опознаватели 2,+ - 2 в, с выхода д поступает на схему 10 корректирования фазы управляемого делителя 11 тактовой частоты до частоты повторения подциклов, обеспечивая корректирование фазы делителя на- 1 позицшо тактовой частоты, и на схему 9 управления первым опознавателем синхрогрупп, запрещая опробование первым опознавателем (2,) всех циклических сдвигов маркерной группы, кроме выделенного опознавателем 2;.Фаза делителя 11 корректируется запретом импульсов тактовой частоты со входа 12 на делитель по сигналу д с делителя-распределителя 13, а разрешение на работу делителя приходит по фазе сигнала д, с выхода опознавателя 2 в котором обнаружен цикличес 5 10 15 20 25 30 35 40 45 50 55 60 65 4кий сдвиг маркерной группы и который появляется на выходе дг. опозпавателя 2 в Если в опробуемом цикле пш одна из схем опознавателей 2, - 2 не обнаружила маркерную руппу или ее циклический сдвиг, работа делителя разрешается по сигналу ав поступающему па схему корректироиаши 10 с распределптел символов в подциклах 3.Таким образом, при следующем цикле опробование позиции пришгмаемого сигнала, на которых в предыдущем цикле опознавателем 2,; был обнаружен циклический сдвиг маркерой группы, производится опознавагслем 2. При зтом узел динамической памяти 14 схемы управления 9 по сигналу с опознавателя 2;, поступающему на узел 14 через узел коммутации 8, разрешаег узлу б обнаружения циклических сдвигов маркерой группы опознавателя 2 гыделение только той циклической комбинации, которая была обнаружена в принимаемом сигнале опознавателем 2,.Если обнаруженный ранее опознавателем 2; циклический сдвиг маркерной группы выделяется при следующем цикле опрооования узлом б опознавателя 2 ь то сигнал с выхода д, расширителя 7 запрещает работу опознавателей 2, - 2 на данный цикл опробования. Если же циклический сдвиг маркерной группы, обнаруженный в предыдущем цикле опознавателем 2 в следующем цикле им не обнаружен, разрешается работа опознавателей 2, - 2, а узел динамической памяти 14 разблокирует узел Б обнаружения циклических сдвигов опознавателя 2 для всех циклических комбинаций маркерпого сигнала.Сигнал с выхода д, опознавателя 2, поступает на индикатор состояния синхронизма 5, который решает, является ли обнаруженная синхрогруппа маркерной.Если индикатор состояния синхронизма принимает положительное решение, переводит систему в установленный режим, то сигнал с его выхода запрещает работу опознавателей 2, - 2 схемы корректирования 10 фазы управляемого делителя тактовой частоты 11 и, кроме того, в соответствии со сведениями о циклическом сдвиге маркерного сигнала, поступающими с выходов- г, узла динамической памяти 14 на схему 15 корректирования фазы делителя-распределителя подциклов 13, устанавливает фазу последнего.Сигнал с выхода индикатора состояния си- хронизма Б через устройство коммутации 8 устанавливает узел динамической памяти в состояние, разрешающее выделение узлом б обнаружения циклических сдвигов опознавателя 2, только маркерной комбинации.Состояние синхронизма контролируется опознавателем 2, и индикатором 5 по наличию сигнала с выхода д опознавателя 2,.Если процент пропадания импульсов с выхода д превышает допустимый, на выходе индикатора о появляется сигнал, который разрешает работу опознавателей 2 - 2 ч и схемь корректирования 10, а также выделение перЗаказ 2637/16 Изд.1045 Тираж 473 ПодписноеЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССРМосква, Я(-35, Раушская наб., д. 4 г 5 Типография, пр. Сапунова, 2 вым опознавателем всех циклических сдвиговмаркерной группы, и устройство переходит врежим поиска синхронизма. Предмет изобретения1, Устройство для синхронизации по циклам систем передачи дискретной информации, содержащее делитель-распределитель подциклов, распределитель символов в подциклах, управляемый делитель тактовой частоты, схемы корректирования фазы делителей и индикатор состояния синхронизма, отличаюигееся тем, что, с целью ускорения вхождения в синхронизм и сокращения числа позиций, отводимых в подциклах на передачу синхросигнала, оно содержит схему управления первым опознавателем циклических сдвигов по подциклам маркерной группы и группу опознавателей циклических сдвигов по подциклам маркерной группы, входы которых объединены и подключены ко входному зажиму, выход расширителя каждого опознавателя подсоединен ко входу схемы запоминания последующего опознавателя, причем выход расширителя первого опознавателя подключен к индикатору состояния синхронизма, выход которого соединен со схемами корректирования фазы делителей и со схемой управления первым опознавателем, выходы делителя распределителя подцнклов подключены к схеме запоминания каждого опознавателя, а входы - к выходам схемы корректирова ния фазы делителя-распределителя подциклов, каждый из выходов распределителя символов в подциклах соединен соответственно со входом схемы запоминания каждого опознавателя, а выходы схемы управления пер вым опознавателем подключены ко входамсхемы корректирования фазы делителя-распределителя и ко входу узла обнаружения циклических сдвигов маркерной группы первого опознаватсля, выходы которого подсседи иены ко входам узла коммутации схемы управления первым опознавателем и ко входам узла обнаружения циклических сдвигов маркерной группы каждого опознавателя. 20 2. Устройство по п, 1, отличаюигееся тем,что в нем опознаватель циклических сдвигов по подциклам маркерной группы содержит схему запоминания, узел обнаружения циклических сдвигов маркерной группы ь расшири тель, входы которого соединены с выходамиузла обнаружения циклических сдвигов, а управляющий вход объединен с одним из запрещающих входов схемы запоминания.