Устройство для определения достоверности информации, передаваемой циклическим кодом

О П И СА Н И ЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕРЬСТВУ 3 6204 Союз Советских Социалистических Республиквидетельства М ависимо т авт 8 ( 1252041/26-9) аявлено 01.И 1, присоединение МПК Н 04( 1/10 явки ЪЪ Комитет по делам зобретеннй и открытий прн Совете Министров СССРПриоритетОпубликовано 01,Х,1971. Бюллетень МДата опубликования описания 16.Х 1,197 УДК 621 396,6(088.8) Авторыизобретения. С. Блейхман, В. П, Оснач и В. ф. Кондрашов витель ФФВФВФЮЮЗЬщ ОПРЕДЕЛЕНИЯ ДОСТОВЕРНОСТИ АВАЕМОЙ ЦИ КЛИ ЧЕСКИ М КОДОМ: УСТРОИНФОРМ ВО ДЛ И, ПЕР 17, схемы запрета 1комбинации 19, фсороса 20, схемы зля 22.Работает устройство следующим образом, Принятая информационная последовательность сигналов поступает на регистр 1, старшим разрядом вперед (проверочные символы занимают младшие разряды). Информационные сигналы несколько опережают во времени импульсы пергой тактовой частоты.Первый информационный сигнал поступает через сумматор 2 на триггерную ячейку 4, записывая единицу в первый ее триггер. Следующий за ним им:ульс первой тактовой частоты переводит первый триггер ячейки 4 в нулевое состояние и производит запись единицы во второй триггер. Следующий импульс второй тактовой частоты переводит второй триггер ячейки 4 в нулевое состояние и записывает единицу в первый триггер ячейки 5. Та ким образом, информационная последовательность продвигается по регистру слева направо. Как только первый разряд этой последовательности появляется на выходе, происходит суммирование по модулю два делителя и ервых разрядов делимого, и в регистре записывается остаток, При появлении на выходе регистра первой единицы остатка производится суммирование делителя с этим остатком Изобретение относится к технике измерений при передаче по дискретным каналам связи информации, закодированной циклическим кодом.Известные устройства аналогичного назна чения не позволяют вести подсчет ошибок в занятом канале, по которому передается ин- формация.Цель изобретения - обеспечить возможность подсчета ошибок в занятом канале. 10 Цель достигается за счет включения на входе устройства регистра сдвига, состоящего из двух сумматоров по модулю два и четырех триггеров, на сбросовый вход которых подан сигнал с формирователя импульсов сброса. 15 Сигнал с разрядов регистра сдвига через схему совпадения, на которую подан через элемент задержки сигнал с выхода счетчика выделения тактовых импульсов, подводится к одному из входов триггера схемы подсчета 20 ошибок.Блок-схема описываемого устройства приведена на чертеже.Устройство состоит из регистра 1, в состав которого входят два сумматора 2 и 3 и триг герные ячейки 4, 5, б, 7, счетчика 8, схемы совпадения 9, элемента задержки 10, триггера 11, схемы совпадения 12, счетчика пораженных комбинаций 13, триггера 14, схемы совпадения 15, триггера 1 б, элемента задержки З 0 8, счетчика непораженных ормирователя импульсов адержки 21, формировате и т. д. Наконец, после записи в регистр последнего разряда делимого в нем получается окончательный остаток или, если комбинация принята правильно, регистр переходит в нулевое состояние. В этот момент счетчик 8 выдает импульс на схему совпадения 9 через устройство задержки 10. Если после записи в регистр последнего разряда делстеля все триггеры в регистре не устанавливаются в нулевое состояние, то на выходе схсмь. совпадения 9 при поступлении на ее вход импульса от счетчика 8 импульс не появляется, что свидетельствует о наличии в регистре остатка от деления. Появление же импульса па выходе схемы совпадения 9 говорит о безогпибочном приеме комбинации.Импульс на выходе схемы совпадения 9 вызывает на выходе триггера 11 положительный перепад напряжения, который не позволяет импульсу со счетчика 8, дважды задержанному, пройти на выход схемы совпадения 12. В случае, если на выходе схемы совпадения 9 импульса нет, на выходе триггера 1 сохраняется отрицательный потенциал, и дважды задержанный импульс со счетчика 8;гроходит на выход схемы совпадения 12. Появление импульса на выходе схемы совпадения 12 свидетельствует о наличии остатка в регистре.Первая схема задержки 10 импульса, проверяющего состояние регистра, необходима для того, чтобы проверка регистра деления происходила после поступления последнего (для данной информационной кохгбинации) импульса второй тактовой частоты на регистр. Так как задержанный импульс со счетчика 8, в случае его прохождения на выход схемы совпадения 12, через формирователь сброса поступает на все цепи сброса, то необходима вторичная его задержка, во избежание неустойчивой работы устройства,Импульс ошибки с выхода схемы совпадения 12 через анализатор последовательности ошибочных комбинаций 18 воздействует на триггер 14, который снимает запрещающий пстенциал со схемы совпадения 15; при этом схема совпадения дает разрешение фазпрования, и на ее выходе возникает импульс ошибки, создающий на выходе трппера 16 отрицательный перегад напряжеггия, Триггер 16 Б исходное состояние возвращает одпп пз импульсов первой тактовой частоты, которые приходят на его вход через элемент задеркки 17. Таким образом, на выходе триггера 16 псявляется отрицательный импульс, который пс времени перекрывает перьый импульс вторсй тактовой частоты, и именно этот после- нкй импульс не проходит на выход схемы запрета 18, Счетчик 8 начинает отсчет чегырпадцати импульсов, пропустив один, Б резуль тате следугощий импульс на выходе счетчика появляется зместе со следующим первым импульсом, т. е, проверка регистра сдвигается па один такт.Гслп при проверке оказывается, что в регистре записан остаток, то следующий проверочный импульс;гоявляется уже вместе со вторым импульсом и т. д. до тех пор, пока 10 проверочный ихгпульс не совпадет с моменгом, когда в регистре нет остатка. В этом случае пропесс фазирования останавливается, а импульсы с гыхода совпадения схемы 9, свидетельствующие об отсутствии ошибок в 15 принимаемых комбинациях, подаются на триггер 11, который за:грещает прохождение импульсов на выход схемы совпадения 12. Одновремегшо югпульсы с выхода схемы совпадения 9 яоступагот на вход счетчика непоражен пых блоков 19, который насчитав определенное число следующих друг за другом непоражеггных олоков информаггии выдает сигнал . а триггер фазироваия 14, который переходит в состояние запрета фазирования. Если 25 на счет гик непораженных блоков сигналы оботсутствиг 1 ошибок поступают не подряд, или если их набпраетс недостаточное количество, то импульс сброса уничтожает запись остатка в счетчике, и счетчик начинает счет непора жепных блоков сначала. Если же схема совпадения 12 снова выдает ошибки, то анализаторр последовател ьггостгг поракенных комбинаций, проанализировав их алгоритм, выдает сигнал на григтер 1-.г, который оказывается в 35 остоянии разрешения фазирования. Предмет изобретения40 Устройство для определения достоверностиинформации, передаваемой циклическим кодом, содержащее схему подсчета ошибок, состоящую из триггера, счетчика непораженных кодовг х комбинаций, счетчика пораженных 45 кодовых комбинаций, схемы запрета, схемысовпадения, формирователь импульсов сброса, гршгеры запрета фазирования и устройства задержки, от.гггчагоггееея тем, что, с целью подсчета ошибок в занятом канале, по кото рому передаегся информация, па входе канала вклгочен регисгр сдвига, состоящий из дьух сумматоров по модулю два и четырех рг:ггеров, на вхо- сброса которых подан сигнал с формирователя импульсов сброса, под г л оче шый через схему совпадения, на которуго:годаг: через элемеггг задержки сигнал с ьгхода счетгика выделения тактовых импульсов, к одному пз входов триггера схемьг подсчета ошибок.. Сапунова, 2 ипографи Заказ 3043/5ЦНИИПИ Комитета Изд. Мо 1289 Тираж 473 Подписное делам изобретений и открытий при Совете Министров СССР Москва, Ж, Раушская наб д. 4/5