Устройство для обраборки информации

Номер патента: 268753

Авторы: Белов, Винокуров, Паршин

ZIP архив

Текст

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 268753 Союз Соеетокиа Социалистическиз республикЗависимое от авт. свидетельства-л, 42 птз Ч.1968 ( 1234734/18-24 ием заявкиаявлено 22 присоедин Приоритетпубликова Дата опубл МПК С 061УДК 681,3:51(088.8 Иомитет по делам изооретений и открытий при Совете Мииистрае. Белов, Ю. С. Винокуров аявитель ОБРАБОТЧИКИ ИНФОРМА УСТРОЙСТВО 2 аковым разряда сх мматора дным выходам Изобретение относпредварительной обрлучаемой при регистсов, и может быть пвании устройств накформации,Известны устройстции, содержащие запстром адреса, адреснтами памяти, арифмещий регистр числасумматор с первымрядами, а также сония. ится к ооласти устроиств аботки информации, по- рации различных процесрименено при проектироопления и обработки инва обработки информаоминающий блок с региыми ключами и элемептический блок, включаюсо знаковым разрядом и и вторым знаковыми раздержащее блок управлеПредлагаемое устроиство содержит импульсно-потенциальный ключ, один из потенциальных управляющих входов которого подсоединен к выходу второго знакового разряда сумматора, два других управляющих потенциальных входа через триггер, а управляющий импульсный вход непосредственно соединен с блоком управления, два импульсных выхода ключа соединены со счетными входами регистра числа и сумматора, командный выход блока управления соединен с шиной выбора адреса нулевого канала и шиной отключения адресных ключей через триггер и ключ выбора адреса нулевого канала, при этом шины сброса в нуль регистра числа и знакового разряда этого регистра, а также шины сброса в нуль сумматора с первым зндом и второго знакового разряраздельно подключены к команблока управления.На чертеже показана блок-схема устройства обработки информации.Устройство содержит запоминающий блок1, арифметический блок 2, блок управления 3, импульсно-потенциальный ключ 4, триггер 5 10 управления импульсно-потенциальным ключом, триггер б управления ключом выбора адреса нулевого канала и ключ 7 выбора адреса нулевого канала.Запоминающий блок 1 состоит из регистра 15 8 адреса, адресных ключей 9 и элементов памяти 10, а арифметический блок 2 - из регистра 11 числа, сумматора 12, знакового разряда 13 регистра числа и знаковых разрядов 14 и 15 сумматора.20 Регистр 8 адреса потенциальными входамитриггеров соединен со входами адресных ключей 9, выходы которых подсоединены к элементам памяти 10. Импульсные выходы запоминающего блока соединены с импульсными 25 входами триггеров регистра 11 числа, импульсные выходы и входы которого связаны с импульсными входами и выходами сумматора 12 соответственно. Выход последнего старшего триггера регистра числа соединен со счет- ЗО ным входом знакового разряда 13, причемвходы установки в нуль этого разряда и регистра числа раздельно подсоединены к блоку управления 3. Выход последнего триггера сумматора соединен со счетным входом знакового разряда 14, выход которого соединен со счетным входом знакового разряда 15, причем вход установки в нуль знакового разряда 15 отдельно от входа установки в нуль сумматора и знакового разряда 14 подключен к бло.ку управления. Импульсный выход знакового разряда 13 подключен к импульсным входам знаковых разрядов 14 и 15. Потенциальный выход знакового разряда 15 соединен с импульсно-потенциальным ключом 4, первый выход которого соединен со счетным входом сумматора, а второй - со счетным входом регистра числа. Триггер 5 управления ключом 4 двумя своими потенциальными выходами соединен с потенциальными входами этого ключа, а импульсный вход ключа 4 - с блоком управления. Импульсные входы триггера 5 соединены с блоком управления. С блоком управления соединены также импульсные входы триггера б обращения к нулевому каналу, первый потенциальный выход которого соединен со входом ключа 7 выбора адреса нулевото канала, а второй выход - с адресными ключами 9,Устройство обработки работает следующим образом.В качестве примера предположим, что емкость одного канала запоминающего блока 28 - 1, Все операции, которые рассматриваются ниже, производятся по программе при помощи программных импульсов, вырабатываемых блоком управления.При умножении двух чисел множимое записано в ячейке А элементов памяти 10, множижель - в ячейке В, результат получится в нулевом канале - ячейке О. Перед выполнением операции умножения производится предварительная установка в нуль регистра 11 числа со знаковым разрядом 13 и сумматора 12 со знаковыми разрядами 14 и 15. Ключ 4 стационарно подключается своим импульсным выходом к счетному входу регистра 11 числа. Операция умножения производится в следующем порядке:- обращение к ячейке В элементов памяти 10;- считывание из ячейки В множителя (так как знаковый разряд 13 не связан с запоминающим блоком 1, то в нем всегда после считывания будет нуль);- сдвиг на один разряд множителя в регистре 11 числа, при этом старший разряд множителя оказывается в знаковом разряде 13.:- запись в ячейку В оставшихся разрядов множителя, при этом 17 разряд множителя ,находится на месте 18 разряда;- установка в нуль регистра 11 числа; знаковый разряд И в нуль не устанавливается (счетный вход знакового 18 разряда блокирован);- обращение к ячейке А элементов памяти 10;- считывание из ячейки А множимого;- опрос знакового разряда 13, если в нем5 содержится единица, то передача множимогов сумматор параллельным кодом; знаковыйразряд И в передаче не участвует;- запись множимого в ячейку А;- установка в нуль регистра 11 числа;10 - обращение к нулевому каналу;- считывание числа из ячейки 0;- опрос знакового разряда 15 через ключ4, если в знаковом разряде 15 содержитсяединица, появившаяся в результате суммиро 15 вания, то по счетному входу она перейдет врегистр 11 числа, т. е. прибавится к результату;- сдвиг на один разряд содержимого регистра 11 числа и сумматора 12;20 - опрос знакового разряда 15 через ключ4, если в нем содержится единица, то по счетному входу она перейдет в результат;- запись результата в ячейку 0;- установка в нуль регистра 11 числа и25 знакового разряда 15,Далее цикл повторяется 17 раз и в нулевомканале (в ячейке 0) получается произведение,При делении двух чисел делимое записано вячейке А элементов памяти 10, делитель - в30 ячейке В, результат получится в нулевом канале в ячей О. Перед выполнением операцииделения производится предварительная установка в нуль регистра П числа, сумматора 12и знаковых разрядов 13 - 15. Ключ 4 управз 5 ляется триггером 5 в процессе операции деления.Производится деление в следующем порядке.Подготовительная операция:40 - обращение к ячейке А элементов памяти 10;- считывание делимого из ячейки А;- передача делимого из регистра 11 числав сумматор 12 и знакового разряда 13 в зна 45 ковые разряды 14 и 15;- запись делимого обратно в ячейку А;- установка в нуль регистра 11 числа;Основной цикл:- обращение к ячейке В;50 - считывание делителя из ячейки В;- передача делителя из регистра числа 11в сумматоре 12 в обратном коде вместе сознаком И; одновременно импульсный выходключа 4 подключается к счетному входу сум 55 матора 12; при подключении импульсного выхода ключа 4 на счетный вход сумматора переполнение знакового разряда 15 проходит насчетный вход сумматора непосредственно, безопроса этого разряда;- запись делителя в ячейку В;- установка в нуль регистра 11 числа;- обращение к нулевому каналу;- считывание числа из ячейки 0;- сдвиг содержимого регистра 11 числа на65 один разряд в сторону старших разрядов; од268753 П р ед м ет изобретения Составитель В. Богатырев Ю. Антропова Техред Л. Я. Левина Корректоры: Е. Ласточкина и В. ПетроваРедак Заказ 2007/13ЦНИИПИ Комитета по делам изоМосква, Ж Тираж 480 Поди испо етений и открытий при Совете Министров ССС 5, Раушская наб., д. 45 Типография, пр. Сапуно повременно импульсный выход ключа 4 подключается к счетному входу регистра 11 числа;- опрос знаковых разрядов 14 и 15, этот опрос производится только один раз в процессе деления двух чисел; если после первого вычитания число в сумматоре окажется отрицательным, то дальнейшее деление прекращается;- опрос знакового разряда 15, если в нем содержится единица, то она по счетному входу переходит в результат, т. е, в регистр 11 числа;- запись результата в ячейку О и сдвиг содержимого сумматора 12 на один разряд в сторону знакового разряда 14;- установка в нуль регистра 11 числа.Далее основной цикл повторяется еще 17 раз и в нулевом канале получается результат деления. Устройство для обработки информации, содержащее запоминающий блок с регистром адреса, адресными ключами и элементами памяти, арифметический блок, включающий регистр числа со знаковым разрядом и сумматор с первым и вторым знаковыми разрядами, а 5 также содержащее блок управления, отличаюиееся тем, что, с целью упрощения устройства, оно содержит импульсно-потенциальный ключ, один из потенциальных управляющих входов которого подсоединен к выходу второ го знакового разряда сумматора, два другихуправляющих потенциальных входа через триггер, а управляющий импульсный вход непосредственно соединены с блоком управления, два импульсных выхода ключа соединены 15 со счетными входами регистра числа и сумматора, командный выход блока управления ссединен с шиной выбора адреса нулевого канала и шиной отключения адресных ключей через триггер и ключ выбора адреса нулевого 20 канала, при этом шины сброса и нуль регистра числа и знакового разряда этого регистра, а также шины сброса в нуль сумматора с первым знаковым разрядом и второго знакового разряда сумматора раздельно подключены к 25 командным выходам блока управления.

Смотреть

Заявка

1234734

А. Белов, Ю. Винокуров, Н. Н. Паршин

МПК / Метки

МПК: G06F 7/38

Метки: информации, обраборки

Опубликовано: 01.01.1970

Код ссылки

<a href="https://patents.su/3-268753-ustrojjstvo-dlya-obraborki-informacii.html" target="_blank" rel="follow" title="База патентов СССР">Устройство для обраборки информации</a>

Похожие патенты