Арифметическое устройство цифровой вычислительной машины

ОПИСАИЗОБРЕ Союз Советских Социалистических Республик-- -ьса,Еоеоваэнаяи т и о " т о х . " : е о и ч еиблиотекц 5,.:. ВТОР СКОМ Зависимое авт. свидеЪ.1965 ( Заявле присоединением заяв 1 риоритет -Опубликовано 17 Л.1968 К С 06 Комитет по делам изобретений и открыти при Совете Министров СССР1. 325.5 (088,8) ата опубликования о Авторыизобретени Л. В. Канторович, Я. И, Фет и И. В. Иловаискийститут математики Сибирского отделения АН СССР аявитель РИФМЕТИЧЕСКОЕ УСТРОЙСТВО ЦИФРОВО ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫические устройства цифх машин, содержащие ок множителя, блок под.накопительный суммаИзвестны арифмет ровых вычислительн блок множимого, бл готовки слагаемых и тор. Предлагаемое устроиство отличается от известных тем, что в нем выходы схемы анализа первой группы разрядов множителя подключены к управляющим входам первой схемы подготовки нового слагаемого, выходы схемы анализа т-й группы разрядов множителя подсоединены к управляющим входам -й схемы подготовки нового слагаемого, выходы блока множимого подключены поразрядно к входам соответствующих схем подготовки новых слагаемых, выходы которых подсоединены к входам новых слагаемых сумматора с запоминанием переносов и накоплением результата для одновременного сложения нескольких двоичных чисел. Кодовые шины чисел подключены через первую и вторую группу схем совпадения соответственно к первому и второму регистру множимого, а через третью и четвертую группу схем совпадения - к первому и второму регистрам множителя, Выходы первого и второго регистра множимого через пятую и шестую группы схем совпадения подключены к первым и вторым входам собирательных схем множимого, Выходы первого и второго регистра множителя через седьмую и восьмуюгруппы схем совпадения подсоединены к первым и вторым входам сооирательных схеммножителя. Это позволяет увеличить быстро 5 действие устройства,На чертеже приведена блок-схема предлагаемого арифметического устройства.Арифметическое устройство состоит из сумматора типа ротор 1, блока 2 подготовки сла 0 гаемых, блока 3 множимого и блока 4 множителя.Сумматор типа ротор 1 представляет собойустройство, в котором производится одновоеменнос:ложение с хранением переносов не 5 скольких двоичных чисел, поступающих повходам 5, если подан сигнал сложения б. Наэтом же устройстве производится ассимиляция переносов, если подан сигнал 7. С цельюускорения работы ротора 1 в нем предусмот 0 рено дублирование регистров хранения результатов, которые в каждом такте сложенияпоочередно переключаются сигналами 8 и 9.Выдача результатов после ассимиляции производится по сигналу 10,5 Для того чтобы ликвидировать потери времени на смену операндов, в предлагаемомустройстве предусмотрено дублирование регистров операндов. В каждом четном циклеработы арифметического устройства подает 0 ся управляющий сигнал 11, и операнды изза3поминающего устройства 12 поступают в арифметическое устройство следующим образом: множимое - через схемы совпадения 13 на первый регистр 14 множимого, множитель - через схемы совпадения 15 на первый регистр 1 б множителя. В каждом нечетном цикле подается управляющий сигнал 17, множимое поступает через схемы совпадения 18 на второй регистр 19 множимого, а множитель - через схемы совпадения 20 на второй регистр 21 множителя.Одновременно с приемом новых операндов в каждом цикле идет обработка операндов, принятых в предыдущем цикле на дублирующие регистры. По сигналу 11 выдаются для обработки: множимое из регистра 19 (через схемы совпадения 22 и собирательные схемы 23) и множитель из регистра 21 (через схемы совпадения 24 и собирательные схемы 25). По сигналу 17 выдаются для обработки: множимое из регистра 14 (через схемы совпадения 2 б и собирательные схемы 23) и множитель из регистра 16 (через схемы совпадения 27 и собирательные схемы 25).Множитель в блоке множителя 4 подвергается анализу в соответствии с принятым алгоритмом сокращенного умножения. Количество одновременно анализируемых с-разрядных групп разрядов множителя равно количеству входов новых слагаемых ггг, ротора, Результаты анализа и каждой е-разрядной группы разрядов множителя поступают на управляющие входы соответствующей схемы подготовки нового слагаемого блока 2. Таким образом, в каждом такте умножения обрабатываются сто разрядов множителя.Множимое в блоке 3 подвергается предварительным сдвигам на О,сггг, 2 сто и т, д. разрядов в первом, втором, третьем и т. д. тактах умножения, соответственно. Сдвиг в последнем также соответствует умножению на старшие разряды множителя. Необходимоеичисло тактов умножения Ы=, где гг -сторазрядность операндов.В каждом такте предварительно сдвинутое в блоке 3 множимое поступает параллельно на информационные входы всех схем подготовки новых слагаемых блока 2. Каждая схема подготовки нового слагаемого производит дополнительный сдвиг и преобразование кода множимого в зависимости от номера соответствующей этой схеме с-разряд. ной группы разрядов множителя и от управляющих сигналов, поступающих на эту схему из блока 4.В первом такте каждого цикла умножения подается сигнал 28. При этом первая группа из сто разрядов множителя поступает через схемы совпадения 29 и собирательные схемы 30 на схему анализа 31. Результаты анализа - управляющие сигналы 32, 33 и т. д. поступают на схемы подготовки новых слагаемых 34, 35 и т. д. Одновременно по сигналу 28 множимое с предварительным сдвигом на О.ции также и над числами с плавающей запятой. 60 65 5 10 15 20 25 30 35 40 45 50 разрядов поступает через схемы совпадения Зб и собирательные схемы 37 на входы всех схем подготовки новых слагаемых.Во втором такте каждого цикла умножения подается сигнал 38. Вторая группа из саго разрядов множителя через схемы совпадения 39 и собирательные схемы 30 поступает на схему анализа 31. Множимое с предварительным сдвигом на сто разрядов через схемы совпадения 40 и собирательные схемы 37 поступает на входы блока 2 и т. д.Выходы блока 2 подготовки новых слагаемых подключены ко входам 5 ротора 1, на котором в каждом такте происходит сложение новых частичных произведений с накопленными результатами. Сигналы 8 и 9 подаются поочередно в каждом такте, одновременно с сигналами 28, 38 и т. д.С целью реализации возможности накапли вания без ассимиляции в сумматоре предусмотрены о дополнительных разрядов для целой части результата. При этом количество произведений, сумма которых может быть накоплена (к), оценивается соотношением1 Я 2 к (г 1При необходимости обеспечить на сумматоре работу в обратном коде (с циклическим переносом) на свободные входы новых слагаемых во всех разрядах сумматора, где имеются такие входы, подаются (в зависимости от управляющих сигналов блока множителя) коды 0 ил и 1, вырабатываемые в блоке 2 схемой имитации кодов 41.Если результат имеет целую часть из 1 разрядов (1(1-д) и должен быть нормализован, то он пересылается на один из регистров множимого, в один из регистров множителя засылается код числа 2 - 1, и производится один цикл умножения. По окончании этого цикла на выходе ротора 1 появляется нормализованный результат.Аналогично производятся произвольные сдвиги вправо на 1 ( 4 гг разрядов.Сложение (вычитание) на предлагаемом устройстве производится следующим образом; в один из регистров множимого засылается операнд, в один из регистров множителя - код числа +1 ( - 1), и производится один цикл умножения.Добавление сумматора порядков 42 позволяет производить все описанные выше операПредмет изобретенияАрифметическое устройство цифровой вычислительной машины, содержащее блок множимого, блок множителя, блок подготовки слагаемых и накопительный сумматор, отличаюигееея тем, что, с целью повышения быстродействия, в нем выходы схемы анализа первой группы разрядов множителя подключены к управляющим входам первой схемы подготовки нового слагаемого, выходы схемы анализа г-й группы разрядов множителя подсоеЗаказ ЗЗЯ 15ИИ 11 И Комитета и Тираж 530 одписьоеелам изобретений и открытий при Совете Министров СССР Москва, Центр, пр. Серова, д. 4 потрафия, пр. Сапунова динены к управляющим входам г-й схемыподготовки нового слагаслого, выходы блока множимого подключены поразрядно к входам соответствуОщих схем подготовки новых слагаемьх, выходы которых подсоединены ко входам новы, слагаемых сумматора с запоминанием переносов и накоплением результятя д,я Од.Опзеуенного сложения нескольких двои рных чисел, кодовые шины чиселподключены через первую и вторую группу схем совпадения соответственно к первому и второму регистру множимого, а через третью и четвертую группу схем совпадения - к первому и второму регистрам множителя, выходы первого и второго регистра множимого 5 через пятую и шестую группы схем совпадения подключены к первым и вторым входам собирательных схем множимого, выходы первого и второго регистра множителя через седьмую и восьмую группы схем совпадения 10 подсоединены к первым и вторым входам собирательных схем множителя.