Устройство для контроля остаточного кода по модулю три

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 51)5 6 06 Р 11/1 ГО СУДА Р СТ В Е ННЫ Й КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ АВТОРСКОМ ИДЕТЕЛ ЬСТВУ(46) 30.01,93. Бюл, йг 4 (72) В,В.Голованов и С (56) Авторское свидете Ф 1476469, кл, О 06 Р 1 (54) УСТРОЙСТВО ДЛ ТОЧНОГО КОДА ПО М(57) Изобретение о ной технике. Цель ние класса реш дополнительной в четного числа вхо стигается введ элементов И, двух два с соответств 1 табл,тносится к вычислитель- изобретения - расширеаемых задач за счет озможности контроля недных разрядов. Цель донием триггера, двух сумматоров по модулю ющими связями. 1 ил.,Н, Никулин ьство ССС 1/10, 1987,ОНТРОЛЯ ОСТАУЛЮ ТРИ О 3 Оаавй Изобретение относится к вычислительной технике и может быть использовано в аппаратуре контроля,Известно устройство для контроля остаточного кода по модулю три, содержащее группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, на входы которых подключены информационные и управляющий входы устройства, а выходы элементов соединены с входами блока вычисления младшего разряда остаточного кода, выход которого является выходом устройства,Недостатком данного устройства является то, что число его информационных входов может быть только четным.Цель изобретения - расширение класса решаемых задач за счет дополнительной возможности нечетного числа входных разрядов,Цель достигается тем, что в устройство, содержащее блок вычисления младшего разряда остаточного кода по модулю три, и элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первые входы которых объединены и соединены с управляющим входом устройства, вторые входы являются соответствующими информационными входами устройства, а выходы соединены с соответствующими входамиЫ 21791818 А блока вычисления младшего разряда остаточного кода по модулю три, число входов которого 2 К выбрано четным (где К - число разрядов входного кода), введены триггер, первый и второй сумматоры по модулю два, причем 2 К+1-й информационный вход устройства соединен с первыми входами первого и второго сумматоров по модулю два и первого и второго элементов И, управляющий вход устройства подключен к стробирующему входу триггера, установочный вход которого соединен с выходом блока вычисления младшего разряда остаточного кода по модулю три и с вторым входом первого сумматора по модулю два, второй вход второго сумматора по модулю два и второй вход второго элемента И подключены к и рямому выходу триггера, инверсный выход которого соединен со вторым входом первого элемента И, выход которого и выход второго элемента И подключены к третьим входам первого и второго сумматоров по модулю два соответственно, выходы которых являются выходами соответственно старшего и младшего разрядов контрольного кода устройства.Сущность изобретения состоит в следующем. Введенные дополнительно элементы1791818 Для числатеме счисления(2 )УОДЭ а,с. 1476469 опчисла 2 раз2 е+1 е- ед зр тогда результдон 15 ия хо разом предназначены для коррекции результатаустройства-прототипа в случае ненулевого2 К+1 разряда информации,1 да 2 е Ф 3 (В ДВоичной сист,е. для нечетных разрядов - О, 1, 2, 3, . Устройство по еляет результат от четного2 е +1дов: У 2 К=( Х Х 2) МОДЭ, от нечетного числа ра я.,2 е + 1к + 1 = ( (Х 2 е -. 2 22+ 2 )уОДЭ+ Х Х 2 ) сх УОДЭ)МОДЭ,(Х 2 е+2+У 2 к) УОДЭ,/ где Х - фиктивная переменная, 1= 1, 2 е+1. 20Таким образом, п ри ненулевом 2 К+1 разряде необходима коррекция У 2 к. При этом необходимо выполнить преобразования У 2 к=(00,01,10) ь У 2 к+1=(01.10.00), Так как У 2 к представляется в последовательном виде, то необходимо запоминание младшего разряда и, чтобы не потерять в быстровии устроиства, коррекция одится на втором полутакте работы произви У 2 к+1 представляется в параллельнойформе.Устройство содеркит блок вычислеьостаточного кода по модулю три для 2 К вдов 1, группу информационных входов 2, входуправления 3, триггер 4, элементы И 5, 6,сумматоры по модулю два 7, 8, выходы 9, 10,Устройство работает следующим об На информационные входы группы 2 подается проверяемый двоичный код, который сохраняется в течение такта работы устройства. На управляющий вход 3 в первом полутакте подается нулевой сигнал, а во втором - единичный, Блок 1 в первом полутакте вырабатывает значение младшего разряда остаточного кода, Этот сигнал поступает на установочный вход триггера 4 и записывается по стробирующему низкому потенциалу управляющего входа. При единичном значении 2 К+1 информационного разряда элементы И 5 и 6 открыты, на входы сумматоров 7 и 8 попадают соответственно инверсный и прямой сигналы младшего разряда кода с обратного и прямого выходов триггера 4. Бо втором полутакте происходит коркция в соответствии с таблицей. При этом информация в триггере 4 не меняется, При Х 2 е+2=0 схемы И 5, 6 закрыты и на двух входах сумматора 7, 8 нулевые сигналы, поэтому они пропускают без изменения сигналы со своих первых входов, Таким образом, во втором такте на выходе 9 формируется сигнал старшего, а на выходе 10 - младшего разрядов контрольного кода числа по модулю три.Формула изобретения Устройство для контроля остаточного кода по модулю три, содеркащее блок вычисления младшего разряда остаточного кода по модулю три, и элементов ИСКЛЮЧАЮТ,ЕЕ ИЛИ, первые входы которых объединены и соединены с управляющим входом устройства, вторые входы являются соответствующими информационными входами устройства, а выходы соединены с соответствующими входами блока нычисления младшего разряда остаточного кода по модулю три, число входов которого 2 К выбрано четным (где К - число разрядов входного кода), о т л и ч а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет дополнительной воэможности контроля нечетного числа входных разрядов, в него дополнительно введены триггер, первый и второй элементы И, первый и второй сумматоры по модулю два, причем (2 К+1)-й информационный вход устройства соединен с первыми входами первого и второго сумматоров по модулю два и первого и второго элементов И, управляющий вход устройства подключен к стробирующему входу триггера, установочный вход которого соединен с выходом блока вычисления младшего разряда остаточного кода по модулю три и с вторым входом первого сумматора по модулю два, второй вход второго сумматора по модулю два и второй вход второго элемента И подключены к прямому выходу триггера, инверсный выход которого соединен с вторым входом первого элемента И, выход которого и выход второго элемента И подключены к третьим входам первого и второго сумматоров по модулю два соответственно, выходы которых являются выходами соответственно старшего и младшего разрядов контрольного кода устройства,1791818 Составитель Н,йелобановаТехред М,Моргентал Кра рек едактор Заказ 152 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж-Э 5, Раушская наб 4(5 ул Гагарина 10 Производственно-издательский комбинат "Патент", г. Уж