Устройство для преобразования дискретной информации

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 737726 А 03 К 19/00, 19/О 505 Е ИЗОБРЕТ ОПИ ского тво честв кл. Д 2.,М 0151083, М 0258808 кл. А-20 4, кл.тво С 55, кл, 365-18 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОбРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДИСКРЕТНОЙ ИНФОРМАЦИИ(57) Использование: относится к автоматикеи вычислительной технике и может быть использовано при реализации различных устройств преобразования дискретнойинформации. Сущность изобретения; устройство содержит и) входных терминаловх 1 хп/,гп инверторов 11 1 п/, включенных в цепи затворов р-канальных МОПтранзисторов 21,2 п/, и -канальных,МОП-транзисторов 31, Зп/,щ весовых резисторов 41 4 п и 51 5 п, обеспечивающих снятие со средних точек 61, бпнапряжений, пропорциональных взвешенным значениям входных сигналов. О-триггер 8. 1 ил,Изобретение относится к автоматике и ния заданного информационного веса входвычислительной технике и может быть ис- ного сигнала в процессе обучения формальпольэовано при реализации различных уст- ного нейрона, выполненного но даннойройств преобразования дискретной схеме. Эти недостатки могут еще сильнееинформации, в частности для создания ана проявиться при создании устройств с больлогов нейронных сетей на базе БИС с ком- шим числом входов, веса которых сущестплементарными МОП-транзисторами венно различаются,(КМОП-транзисторами), Целью изобретения является повышеИзвестны устройства подобного типа, ние стабильности восприятия и преобраэовыполненные, в частности, на стандартных 10 вания информации, а такие упрощениепороговых (логических) КМОП-схемах. Из- настройки заданных функциональных хавестные устройства характеризуются ком- рактеристик.устройства,пактностью, быстродействием и малым .Указанная цель достигается тем, что вэнергопотреблением, однако их структура устройстве для преобразования дискретнойприспособлена для преобразования и 15 информации МОП-транзисторы выполненытрансляции аналоговой информации, что ог- разноканальными, причем затвор одного из .раничивает их применение. них подключен к входному терминалу черезИзвестны также устройства, моделиру- инвертор, делитель напряжения выполненющие (имитирующие) работу нейронов. на весовых резисторах, а между общей шиНедостатками известных устройств яв ной и средней точкой делителя напряженияляются аналоговый характер преобраэуе- включен резистор.мый информации, а также сложность и Сущность изобретения состоит в сочемногоэлементность схемы, сочетающаяся с тании КМОП-схемы с делителем напряжеповышены энергопотреблением, В обоих ния на весовых резисторах и инвертором,случаях не используются преимущества со который также может быть выполнен на бавременной КМОП-технологии, эе КМОП-транзисторов, что обеспечиваетНаиболее близким к предлагаемому яв- при разноканальности транзисторов строляетея устройство для преобразования дис- гую бистабильность схемы и постоянствокретной информации, содержащее по выходного напряжения со средней точки деменьшей мере один входной терминал, по лителя даже при отклонениях уровня входследовательно включенные между шиной, ного сигнала от заданного и неточнойпитания и общей шиной первый МОП-тран- реализации параметров затворов,зистор, делитель напряжения, средняя точ- Кроме того, предлагаемое устройство. ка которого через пороговый содержит резистор, включенный между обэапоминающий элемент соединена с выхо щей шиной и средней точкой делителя надом устройства, второй МОП-транзистор, пряжения. В сочетании с весовымизатвор одного иэ МОП-транзисторов под-резисторами это способствует упрощениюключен к входному тер иналу, схемы устройства и облегчает его настройИзвестное устройств. может быть ис- ку,пользовано для преобразования входной 40 При этом устройство содержит не менеедискретной информации с одного или более двух входных терминалов и соответствуютерминалов с целью ее последующего запо- щее их числу количество МОП-транзисторовминания или передачи в сетях вычислитель- и делителей напряжения, средние точки коных средств. Известное устройство имеет торыхподключены квходупороговогоэапо все основные преимущества МОП-схем, об минающего элемента,ладая пониженным энергопотреблением и Преимущественным вариантом являетхорошей интегрируемостью в БИС. Вход- ся использование в качестве порогового заные (информационные) МОП-транзисторы поминающего элемента известной схемыизвестного устройства выполнены с одно- О-триггера, который позволяет наиболее ес: типной канальной проводимостью (и-ка тественным образом фиксировать уровеньнальными или р-канальными) и с сигнала со средней точки делителя (вэвераэличными параметрами (длиной и шири- щенной суммы этих сигналов), Возможноной) затвора. Таковы же и транзисторы бло- также использование других типов порогока управления напряжением, снижаемым со вых элементов, в частности ЯЗ-триггера.средней точки делительной схемы. 55 На чертеже представлена схема предНедостатками устройства являются по- лагаемого устройства.выщенная чувствительность к уровню вход- Устройство с гп входными терминаламиного сигнала и относительная Х 1,Х(е 1) содержит инверторы 111 пнестабильность выходного напряжения, а р-канальные МОП-транзисторы 21.,2, итакже сложность практического обеспече- канальные МОП-транэисторы 31 3, весо1737726 Составитель А.ГлебовТехред М.Моргентал Корректор С Шевкун Редактор. Ю. Середа Заказ 1906 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 вые резисторы 41,., 4 п и 51,-., 5 в, образую-.-щие в делителей напряжения, средние точки 61, 6 П которых подключены к входу 7 0-триггера 8. Питание устройства обеспечивается посредством шины 9 и общей шины 10 с резистором 11. Выход (выходы) 0 (и б) триггера 8 является выходом всего устройства.Устройство работает следующим образом.При отсутствии сигналов на входах: ХгО,в) все пары МОП-транзисторов 2 и 31 закрыты и сигнал на входе 7 0-триггера 8 также нулевой; Если по крайней мере на некоторые из входов подается сигнал Х(к-.1,1; 4 е), то соответствующие и-канальные и р-канальные транзисторы (Зк и 2) отпираются и на входе 7 0-триггера 8 формируется напряжение, отвечающее взвешенным значениям входных сигналов с весом у к. Веса обеспечиваются соответствующей настройкой (выбором номиналов) резисторов 4 и 5 к и резистора 11. Суммарный взвешенный сигнал на входе 7 0-триг 1гера 8;У- у .Если уровень У оказывается ниже заданного порога срабатывания триггера, то данный сигнал не воспринимается (фиксируется как "О"). В противном случае триггер срабатывает и запоминает сигнал У, квалифицируя его как "1",Работу предлагаемого устройства можно рассматривать как аналог функционирования формального нейрона, чувствительного к определенному уровню возбуждения, в том числе - сложного с многоразрядным двоичным входом.Технико-экономические преимущества предлагаемого устройства заключается в простоте его реализации - на базе известных элементов микроэлектроники и отработанных технологий изготовления КМОП-схем (в составе ИС и БИС) и широкой области применения в том числе в системах искусственного интеллекта.Кроме того, схема устройства является 5 достаточно гибкой в отношении возможныхмодификаций ее основных элементов и связей,Формула изобретения10 1, Устройство для преобразования дисретной информации, содержащее по меньшей мере один входной терминал,последовательно включенные между шинойпитания и общей шиной первый МОП-тран 15 эистор, делитель напряжения, средняя точка которого через пороговыйзапоминающий элемент соединена с выходом устройства. второй МОП-транзистор,20 затвор одного из МОП-транзисторов подключен к входному терминалу, о т л и ч а ющ е е с я тем, что, с целью повышениястабильности восприятия и преобразования информации, а также упрощения на 25 стройки заданных функциональныххарактеристик устройства, МОП-транзисторы выполнены разноканальными, причемзатвор другого МОП-транзистора подключен к входному терминалу через инвертор,30 делитель напряжения выполнен на весовыхрезисторах, а между общей шиной и сред-.ней точкой делителя напряжения включенрезистор.35 2.Устройство поп.1,отличающеесятем, что содержит не менее двух входныхтерминалов и соответствующее их числу количество МОП-транзисторов и делителейнапряжения, средние точки которых под 40 ключены к входу порогового эапоминающето элемента,3, Устройство по пп.1 или 2,отл ич а ющ е е с я тем., что пороговый запоминакицийэлемент выполнен в виде О-триггера.45