Вычислительный комплекс

)9) (31) 1)ю 606 Р 15 ГОСУДАРСТВ ПО ИЗОБРЕТ ПРИ ГКНТ СС ЫИ КОМИТЕТИЯМ И ОТКРЫТИЯ ОБ Е ТО к 16 регистдесятичный корректор 1ров. ОМУ СВИДЕТЕЛЬСТВ(54) ВЫЧИСЛИТЕЛЬНЫЙ КОМПЛЕ Изобретение относится к вычислительной технике и может быть использовано в микроЭВМ при сопряжении с устройствами вывода данных, когда число разрядов выводимых данных превышает разрядность информационной шины микроЭВМ, например, при выводе данных из 8-разрядной микроЭВМ на 12-разрядный цифроаналоговый преобразователь (ЦАП).Цель изобретения - повышение быстродействия и сокращение оборудования.На чертеже представлена схема вычислительного комплекса,Вычислительный комплекс содержит блок 1 обработки данных (микропроцессор КР 580 ВМ 80), запоминающее устройство (ЗУ) 2, периферийное устройство 3 (ЦАП) с выходным операционным усилителем 4, дешифратор 5 адреса, 8-разрядную шину 6 данных, 16-разрядную шину 7 адреса и шину 8 управления. Блок 1 содержит буфер 9 данных, буфер 10 адреса, АЛУ 11, буферные регистры 12 регистр 13 команд, дешифратор 14 команд(57) Изобретение относится к вычислительной технике и может быть использовано в микроЭВМ при сопряжении с устройствами вывода данных, когда число разрядов выводимых данных превышает разрядность шины данных микроЭВМ. Целью изобретения является повышение быстродействия и сокращение оборудования. Вычислительный комплекс содержит блок обработки данных, периферийное устройство, запоминающее устройство, дешифратор адреса. 1 ил 1 табл. Примером конкретнои реализации комекса является схема сопряжения 12-раздного ЦАП 572 ПА 2 с микроЭВМ, строенной на основе микропроцессорного комплекта КР 580, где в качестве центрального. процессора блока 1 используют микросхему КР 580 В М 80. ОДешифратор адреса реализуется, на- О пример, на основе микросхемы 533 ИД 7, ьМладшие 8 информационных разрядов, ф) ЦАП 3 соединены непосредственно с 8-раз-ф рядной шиной 6 данных микроЭВМ, а стар- р шие 4 разряда - с младшими 4 разрядами шины 7 адреса, причем остальные 12 разрядов шины 7 адреса поступают на дешифра-; д тор 5 адреса, управляющий включением ЦАП 3 как периферийного устройства.Комплекс работает следующим обраэом.Программа работы блока 1 в предлагаемом режиме состоит из цикла передачи двухбайтового значения (в таблице приводится ее фрагмент), При программировании.О перед выдачей блока данных предварительно, в регистр косвенного адреса стека 16 блока 1(Н в микропроцессоре КР 580 ВМ 80) записывается код ЦАП 3 в адресном пространствемикроЭВМ, поэтому ЦАП 3 занимает 16 ячеек памяти в ЗУ 2. Затем принятые иэ ЗУ 2старшие разряды данных пересылаются врегистр 1. стека 16. Далее происходит выдача младших 8 разрядов данных через шинуданных 6 по косвенному адресу, т,е. указываемому по содержимому регистровой парыН. стека 16, в результате чего введенные 4старших разряда данных оказываются выведенными на шину 7 адреса вместе с адресной информацией параллельно 15младшим 8 разрядам,Выдача одного значения программируется фрагментом, приведенным в таблице.Сначала происходит прием одного(старшего) байта значения по адресу АООК 1 20иэ ЗУ 2 в буферный регистр 12 блока 1,откуда он командой М 2 передается в регистр 1 стека 16, Далее происходит приеммладшего байта по команде М 3 из ячейкиАООЙ 2 ЗУ 2). Данные для выдачи подготовлены. После этого выполняется команда М4 косвенной передачи байа из буферного регистра 12 в ячейку ЗУ 2, адрес которой находится в регистровой паре Н стека 16. На этом цикл передачи одного значения завершается,Формула изобретения Вычислительный комплекс, содержащий блок обработки данных, шины данных и адреса которого соединены с входами/выходами данных и входами адреса запоминающего устройства, дешифратор адреса, вход данных которого соединен с шиной адреса блока обработки данных, шина управления которого соединена с входом разрешения дешифратора и входом записи/чтения запоминающего устройства, первый выход дешифратора адреса соединен с входом разрешения запоминающего устройства,отл ича ю щийсятем,что,с целью повышения быстродействия и сокращения оборудования, младшие разряды шины адреса блока обработки данных соединены со старшими разрядами входа данных периферийного устройства, младшие разряды входа данных которого соединены с шиной данных блока обработки данных, а вход разрешения - с вторым выходом дешифратора адреса.1691844 К ктор Л,Пч аз 3929 Тираж Подписное .ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС113035, Москва, Ж, Раушская наб., 4/5 роизводственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101 Составитель И.ХазоваТехред М.Моргентал Г орректор, Э.Лончакова