Аналого-цифровой преобразователь

СОЮЗ СОВЕ СКИХСОЦИАГ ИСТИ 1 Г СК ИХРЕСПУЬЛИК 9) ( 686697 А 1 1 Н 03 М 1/46 ГОСУДАРСТЕЕННЫЙ КОМИТЕТГ 10 ИЭОЬРЕТЕНИЯМ И ОТКРЫГИПРИ ГКНТ СССР ИСАНИЕ ИЗОБРЕТЕНИЯ ольэовщих и истема я - повышение быстроателя.дставлена блок-схема разователя.содержит счетчик 1, янные запоминающие типлексор 5, сумматор ете Цель изобр действия преоб На чертеж предлагаемого Преобразодешифратор 2устройства 3 и ре те то мул АВТОРСКОМУ СВИДЕТЕЛЬС(71) Ленинградский электротехнический институт им, В.И.Ульянова (Ленина)(57) Изобретение предназначено для осуществления экспоненциального ввода аналоговой информации в ЭВМ и может найтиприменение в приборостроении, управляющих и информационно-измерительных системах. Цель изобретения - повышениебыстродействия преобразователя. Для этого в преобразователь содержащий компаратор 9, первый вход которого являетсявходной шиной. а второй вход соединен с ретение предназначено для исния в приборостроении, управляю- нформационно-измерительных выходом цифроаналогового преобразователя 8, введены дешифратор 2, счетчик 1, постоянные запоминающие устройства 3 и 4, мультиплексор 5, сумматор 6, буферный регистр 7, блок вычислений, выполненный в виде последовательно соединенных ячеек, каждая из которых имеет регистр, сумматор и триггер, причем выход счетчика 1 соединен с входом дешифратора 2 и входами постоянных запоминающих устройств 3,4, выходы постоянных запоминающих устройств 3,4 соединены с входами мультиплексора 5, выход мультиплексора 5 соединен с первым входом сумматора б, с вторым входом которого соединен выход буферного регистра 7, выход сумматора 6 соединен с входом буферного регистра 7, вход цифроаналогового преобразователя 8 соединен с выходом буферного регистра 7. выходы дешифратора 2 соединены с входами синхронизации триггеров, входящих в блок вычислений, выход компаратора 9 соединен с входом управления мультиплексора 5 и входами данных триггеров, входящих в блок вычислений, 1 ил. б, буферный регистр 7, цифроаналоговый преобразователь 8, компаратор 9, блок вычислений, выполненный на счетных ячейках, каждая из которых содержит регистр 10, сумматор 11, триггер 12,Преобразователь работает следующимобразом.В основе вычислений по методу за цифрой" лежит поразрядная проц состоящая из первого и второго этап образователей. В результате выпоэтапа первого производится серия сравнений выходного сигнала цифроаналоговогопреобразователя 8 с входным сигналом Х,выполняемых компаратором 9, Итерационные уравнения алгоритма Волдера при вычислении последовательности значений фимеют следующий вид9+1 = Й- и (1 +2 )з 9 п= з 9 п Й,где= 1,1,2,2,3,3 и -1, и -1, 10ф( - 1,+1)при начальном условии О = Х.В устройстве каноническая форма итерационных уравнений преобразуется к следующему эквивалентному виду156+1 = Х - 7, и (1 + око) х(=2-к)где КЦ) =1,1,2,2,3,3, и - 1, и - 1)20Перенумерация в рекуррентных соотношениях и переход от индексак индексу )необходим для конвейерной организациивторого этапа, так как в конвейере неудобноорганизовывать повторные итерации с каждой эталонной константой, предусматриваемые при использовании рекуррентныхсоотношений Волдера для вычисления функции экспоненты. Порядковый номер) - этокод счетчика 1, а переменная КО) - это значения , используемые в рекуррентных соотношениях Волдера, Переход отк )реализуется дублированием констант и(1+2 ) и и (1-2 ) в двух соседних словахпостоянных запоминающих устройств 3 и 4.Дублирование констант обеспечивает аппаратное выполнение повторных шагов, Реализация вычитания, предусматриваемаяпервым этапом, может быть реализованадвумя эквивалентными способами - путемреализации сумматора 6 по схеме вычигателя и путем хранения в постоянных запоминающих устройствах 3 и 4 дополнительныхкодов эталонных констант, взятых со знаком минус, Для определенности в устройстве предусматривается замена вычитаниясложением с дополнительным кодом отрицательного гчисла, Значения ф, представляющие собой результат выполнения первогоэтапа преобразования, снимаются с выхода 50компаратора 9 в закодированной форме,так как переменная ф означает в устройствережим сложение/вычитание сумматоров 11блока вычислений, В связи с этим триггеры12 настраивают сумматоры 11 на режимы, 55приводящие к введению во второй этап вычисления коэффициентов, принимающихзначения (+,-). При поступлении входногосигнала на вход компаратора 9 происходитсравнение этого сигнала с результатом декодирования на цифроаналоговом преобразователе кода регистра 7, представляющего собой результат гуммирования сумматором 6 начального значения кода регистра 7 со значением эталонной константы, подаваемой через мул ьтиплексор 5. Эталон н ые константы размещаются в постоянных запоминающих устройствах 3 и 4 и имеют вид и (1 + ф 2 ). Результат сравнения счпервой эталонной константой фиксируется в триггере 12 первой ячейки блока вычислений, после чего инкрементируется код в счетчике 1 и производится подача в устройство следующей эталонной константы, Однако на втором такте преобразования используются те же самые эталонные константы в связи с тем. что в рекуррентных соотношениях необходимо делать повторные итерационные шаги, т,е. задавать значенияследующим образом:= 1,1,2,2,3,3, и -1, и -1,что достигается дублированием констант в постоянных запоминающих устройствах 3 и 4. Результат второго такта сравнения фиксируется в триггере 12 следующей ячейки, выбор которого осуществляется по сигналу дешифратора 2 и т,д, Таким образом, за ч тактов, синхронизируемых синхросерией С, формируется последовательность значений ф в триггерах 12. Второй этап запускается по сигналу н,у, 2 и обеспечивается конвейером, в каждом ярусе которого вычисляется рекуррентное соотношениеХ, 1= Х+1 2 Хьгде Х = 1. Вычисления в конвейереобеспечиваются соединением элементов блока вычислений между собой, Таким образом, первый выход -го регистра 10 соединен с одноименными разрядами первого входа -го сумматора 11, а второй выход регистра 10 - это те же разряды, но соединяемые со сдвигом, т,е. сдвиг при =1 означает, что первый разряд выхода соединяется с вторым разрядом входа и т,дсдвиг при =2 означает, что первый разряд выхода соединяется с третьим разрядом входа и т,д., сдвиг при =3 означает, что первый разряд выхода соединяется с четвертым разрядом входа и т,д, Таким образом и обеспечивается аппаратный (монтажный, схемный) сдвиг, Режим сложение/вычитание в сумматоре 11 задается триггером 12, Работа конвейера не нуждается в управлении и синхронизации и обеспечивает вычисление значения экспоненты по серии ф за минимально возможное время - т,е, время срабатывания отдельных элементов конвейера,р.х Составитель В. МахнановТехред М. Моргентал Корректор М, Демч едактор Т, Шаго 3611 Тираж ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб 4/5 Производственно-издательский комбанат "Патент", г. Ужгоро гарина Формула иэобре генияАналого-цифровой преобразователь, содержащий компаратор, первый вход которого является входной шиной, второй вход соединен с выходами цифроаналогового 5 преобразователя, вход которого подключен к выходу регистра и объединен,с первым входом сумматора, выход которого соединен с информационным входом регистра, а второй вход сумматора подключен к выходу 10 мультиплексора, управляющий вход которого соединен с выходом компаратора, а первый и второй информационные входы подключены к выходам соответствующих первого и второго постоянных запоминаю щих устройств, входы которых объединены с входом дешифратора и подключены к выходу счетчика, вход обнуления которого объединен с входом обнуления регистра и является шиной первой начальной установ ки, а вход счета является тактирующей шиной, блок вычислений, выход которого является выходной шиной, а вход соединен с выходом компаратора, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия преобразователя, в нем блок вычислений выполнен в виде последовательно соединенных счетных ячеек, каждая иэ которых содержит триггер, регистр и сумматор, вход установки режима суммирования, вычитания которого соединен с выходом триггера, а первый и второй информационные входы соединены с соответствук)щим выходами регистра, причем входы начальной установки регистров счетных ячеек обьединены и являются второй шиной начальной установки, выход сумматора является выходом счетной ячейки, входы синхронизации триггеров счетных ячеек соединены с соответствующим выходами дешифратора, информационные входы объединены и являются входом блока вычислений, вход записи регистра является тактирующей шиной, а выходом блока вычислений является выход сумматора последней счетной ячейки,