Устройство для контроля цифровых интегральных схем

(71) Научно-исследовательский и конструкторско-технологический институт средств контроля электронной аппаратуры и изделий электронной техники(56) Авторское свидетельство СССР В 1193608, кл, 6 01 В 31/28, 1983.Техническое описание и инструкция по эксплуатации системы контроля цифровых интегральных схем автоматизированной АМЦ 1134. АМЦ 2.746.051 ТО. Приложение 3,(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ ИНТЕГРАЛЬНЫХ СХЕМ(57) Изобретение относится к контрольноизмерительной технике. Цель - повышение достоверности контроля и сокращение аппаратурных затрат - достигается введением в устройство элементов И 17, 18 и триггера 19. Устройство содержит также элемент 2 задержки, приемный регистр 3, логический компаратор 4, триггер 5, амплитудный компаратор 6, амплитудный формирователь 7, шину 8 для подачи тактовых частот, шины 9 и 10 устройства, шины 11 и 12 для подачи стробимпульса и опорного напряжения соответственно, шины 13 и 15 сигналов "Сброс" и брака соответственно, оперативное запоминающее устройство 1.1 ил.Изобретение относится к контрольноизмерительной технике и может бытьиспользовано при контроле цифровых интегральных микросхем,Целью изобретения является повышение достоверности контроля и сокращениеаппаратурных затрат за счет упрощениясхемы устройства.На чертеже приведена функциональнаясхема предлагаемого устройства,Устройство содержит оперативное запоминающее устройство 1 (ОЗУ), элемент 2задержки, приемный регистр 3, логическийкомпаратор 4, первый триггер 5 регистрации брака, амплитудный компаратор 6, ам-.плитудный формирователь 7, шину 8 дляподачи тактовой частоты, шину 9 для подачизадержанных на заданное время тактовыхимпульсов, служащих меткой времени дляформирования перехода из "1" в "0" сигналаиз ОЗУ, шину 10 для подачи задержанныхна заданное время тактовых импульсов, слу. жащих меткой времени для формированияперехода из "0" в "1", шину 11 для подачистроб-импульсов, шину 12 для подачи спор. ного напряжения, шину 13 сигнала "Сброс",клемму 14 для подключения контролируемой цифровой интегральной схемы (ЦИС),выходную шину 15 брака, три элемента И16 - 18, второй триггер 19, с соответствующими связями.Устройство работает следующим образом,Оперативное запоминающее устройство 1 в каждом такте формирует четырехразрядное слово, которое по тактовымимпульсам переписывается в приемныйрегистр 3.Первый выход регистра 3 обеспечиваетвыдачу ожидаемой реакции ЦИС, второй -разрешение контроля реакции проверяемой ЦИС, третий - разрешение установкиамплитудного формирователя в состояние"О", четвертый - разрешение установки амплитудного формирователя в состояние "1"."1" на четвертом выходе приемного регистра разрешает прохождение сигнала свходной шины 9 для подачи задержанных назаданное время тактовых импульсов, служащих меткой времени для формирования перехода из "1" в "О сигнала из ОЗУ черезэлемент И 16 на 3-вход триггера 19, Высокий уровень, установившийся при этом навыходе триггера 19, поступает через амплитудный формирователь 7 на клемму 14 дляподключения проверяемой ЦИС."1" на третьем выходе приемного регистра 3 разрешает прохождение сигнала свходной шины 10 для подачи задержанных. на заданное время тактовых импульсов, служащих меткой времени для формирования перехода из "0" в "1" сигнала из ОЗУ на вход проверяемой цифровой интегральной схемы через элемент И 18 на В-вход триггера 5 19, в результате чего последний сбрасывается.Если на третьем и четвертом выходеприемного регистра 3 уровни "1", то на входы триггера 19 поступают импульсы с шин 9 10 и 10 в одном такте, т,е. триггер 19 переключается два раза за такт, что соответствует режиму "Длительность импульса меньше такта". Уровни "0" на третьем и четвертом выходах приемного регистра 3 запрещают 15 прохождение этих импульсов, триггер 19находится в предыдущем состоянии, а элемент И 17 переводит амплитудный формирователь 7 в третье состояние, характеризующееся высоким импендансом, и 20 клемма 14 может служить выходом контролируемой ЦИС.Сигнал с выхода ЦИС поступает черезклемму 14 на сигнальный вход амплитудного формирователя, на второй вход которо го подается опорное напряжение с шины12. Результат сравнения запоминается на выходе логического компаратора 6 на время, определяемое длительностью строб-импульса. За это время на логиче ском компараторе 4 происходит сравнениереакции контролируемой микросхемы, поступающей с компаратора 6, с эталонной информацией, поступающей с приемного регистра 3 (первый выход), Результат срав нения с логического компаратора 4 приналичии разрешения сравнения в данном такте контроля, поступающего с приемного регистра 3 (второй выход) по началу строб-импульса. задержанного элементом 40 задержки 2, записывается в первый триггер 5. Величина задержки элемента задержки выбирается такой. чтобы выходной сигнал амплитудного компаратора 6 успел после сравнения с эталонной информа цией на логическом компараторе 4 поступить на вход О первого триггера 5, Если к моменту появления строб-импульса реакция контролируемой ЦИС не соответствует ожидаемой, первый триггер 5 устанавлива ет шину 15 брака в состояние "1" - признактого, что результат контроля отрицательный. Для установления первого триггера 5 в исходное состояние служит шина 13.Если вывод контролируемой ЦИС не 55 двунаправленный, можно отключить сигнальный вход амплитудного компаратора 6 от выхода амплитудного формирователя 7.В этом случае устройство контролирует два вывода ЦИС, ио при этом выход амплитудного формирователя 7 подключается толь1674019 ко на вход ЦИС, а вход амплитудного компаратора 6 только на выход проверяемой ЦИС.ф о р мул а и э о 6 рете н и я Составитель Е.СтроканьРедактор О,Спесивых Техред М,Моргентал Корректор М.Демчик Заказ 2917 Тираж 412 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 5Устройство для контроля цифровых интегральных схем, содержащее элемент задержки, приемный регистр, логический компаратор, первый триггер, амплитудный компаратор, амплитудный формирователь, 10 шину для подачи тактовой частоты, первую и вторую шину устройства, шину для подачи строб-импульса, шину для подачи опорного напряжения, шину сигнала "Сброс", шину брака, клеммы для подключения объекта 15 контроля, оперативное запоминающее устройство, выходы которого соединены со входами приемного регистра, вход синхронизации которого соединен с шиной для подачи тактовой частоты, первый и второй 20 выходы - с первым входом логического компаратора и Е-входом первого триггера соответственно, вход синхронизации последнего через элемент задержки соединен с шиной для подачи строб-импульсов, 25 Я-вход - с шиной сигнала "Сброс", О-входс выходом логического компаратора, а выход - с шиной брака, второй вход логического компаратора соединен с выходом амплитудного компаратора, опорный вход которого соединен с шиной для подачи опорного напряжения, сигнальный вход - с выходом амплитудного формирователя и клеммой для подключения объекта контроля, а стробирующий вход - с входом элемента задержки, первый элемент И, о т л и ч аю щ и й с я тем, что, с целью повышения достоверности контроля и сокращения аппаратурных затрат, в него введены два элемента И, второй триггер, Я-вход которого соединен с выходом второго элемента И, Я-вход - с выходом первого элемента И, а выход - с О-входом амплитудного формирователя, управляющий вход которого соединен с инверсным выходом третьего элемента И, первый вход которого соединен с первым входом третьего элемента И и третьим выходом приемного регистра, второй вход - с первым входом второго элемента И и четвертым выходом приемного регистра, второй вход первого элемента И соединен с первой шиной устройства, второй вход второго элемента И соединен со второй шиной устройства.