Устройство для контроля многовыходных цифровых узлов

(19) (1 И. 951) 0 Об Р 11/22 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Донецкий ордена Трудового Красного Знамени политехнический институт(56) 1Авторское свидетельство СССР Р 817721, кл. 0 06 Г 11/22, 1979.2. Авторское свидетельство СССР по заявке Р 3386978/18-24,кл, 0 06 Г 11/22, 05.02.82(54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯИНОГОВЫХОДНЫХ ЦИФРОВЫХ УЗЛОВ, содержащее группу сумматоров по модулюдва, выходы которых подключены кгруппе входов блока свертки по модулю два, сумматор по модулю два,регистр сдвига, выход которогоподключен к входу индикатора кодови первому входу сумматора по модулю два, вторым входом соединенногос выходом блока свертки по модулюдва, а выходом с информационнымвходом регистра сдвига, и многоканальный анализатор, включающий группу входных компараторов, первыевходы которых явЛяются группой информационных входов устройства, элемент И, входной компаратор сигналасинхронизации, первый вход которогоявляется входом синхронизации устройства, блок выборки, соединенныйвыходом через блок преобразованияинформации с входом блока индикации,делитель частоты, счетчик цифровойзадержки, компаратор кодов, выходом соединенный через блок запускас первыми входами делителя частоты и счетчика цифровой задержки, а первой и второй группами входов соответственно с выходами входных компараторов группы и группой выходовпереключателя выбора запускающегокода, группу регистров сдвига, выходы последовательного кода которыхподключены к группе входов блокавыборки, а входы синхронизациик выходу элемента И, первым входомподключенного к выходу делителячастоты, а вторым входом к выходувходного компаратора сигнала синхронизации и второму входу счетчикацифровой задержки, выход которогосоединен с вторым входом делителячастоты, и потенциометр установкиуровня, вход которого соединен свторыми входами входных компараторов группы и входного компараторасигнала синхронизации, о т л и ч аю щ е е с я тем, что, с целью сокращения аппаратурных затрат, в него введен переключатель выбора режима, причем первая группа входовпереключателя выбора режима соединена с выходами входных компараторов группы многоканального анализатора и первыми входами сумматоровпо модулю два группы, выходы которых подключены к второй группе входов переключателя выбора режима,а вторые входы - к выходам параллельного кода регистров сдвига группымногоканального анализатора, информационные входы которых соединеныс группой выходов переключателя выбора режима и третьей группой входов подключенного к шине логического нуля, вход синхронизации регистра сдвига соединен с выходом элемен.та И многоканального анализатора.Изобретение относится к цифровой вычислительной технике и может быть использовано для поиска неисправнос. тей в сложных цифровых логических схемах автоматики и вычислительной техники 1 О 15 20 25 30 35 40 45 50 55 60 65 Известно устройство для контроля многовыходных цифровых узлов, содержащее генератор тестов, контролируемую логическую схему, последовательно соединенные группу сумматоров по модулю два и группу регистров сдвига, блок свертки по модулю два, сумматор по модулю два, регистр сдвига и индикатор кодов 11.Недостатком данного устройства является низкая информативность кода, высвечиваемого на индикаторе, так как такой код (сигнатура) не указывает ни характеристик обнаруженной ошибки случайная или устойчивая, одиночная или многократная и т.д.), ни места возникновения ошибки в контролируемой схеме, т.е, устройство не позволяет выполнять анализ временных диаграмм двоичных последовательностей на выходе контролируемой схемы,Наиболее близким к предлагаемому по технической сущности является устройство для контроля многовыходных цифровых узлов, содержащее гене ратор тестов, сумматор по модулю два, регистр сдвига, две группы сумматоров по модулю два, группу регистров сдвига, блок свертки по модулю два, индикатор, лногоканальный логический анализатор и элемент И, причем первые информационные входы сумматоров по модулю два первой группы соединены с соответствующими выходами контролируемого блока, первые информационные входы сумматоров по модулю два второй группы соединены с соответствующими выходами генератора тестов, группа информационных входов каждого сум-. матора по модулю два групп соединена Ь соответствующими информационными выходами соответствующего регистра сдвига группы, подключенными к информационным выходам сумматора по модулю два групп, установочные входы регистров сдвига подключены к первому выходу генератора тестов, выходы сумматоров по модулю два групп связаны с соответствующими входами блока свертки по модулю два, выход которого соединен с первым информационным входом сумматора по модулю два, группа информационных входов которого подключена к соответствующим информационным выходам регистра сдвига, подключенным к выходу сумматора по модулю два, выходы регистра сдвига соединены с входами индикатора, группа выходов генератора тестов подключена к соответствующим входам контролируемого блока, первая и вторая группы информационных входов многоканального логического анализатора соединены соответственно с группой выходов генератора тестов и группой выходов контролируемого блока, синхронизирующий вход многоканального логического анализатора связан с вторым выходом генератора тестов и первым входом элемента И, второйвход которого подключен к выходумногоканального логического анализатора, выход элемента И соединен суправляющими выходами всех регистров сдвига, Многоканальный логический анализатор содержит группувходных компараторов, потенциометрустановки уровня, компаратор кодов,переключатель выбора запускающегослова, делитель, группу узлов памяти, схему выборки, схему преобразования информации, индикатор, счетчик цифровой задержки и элемент И-НЕ (2) .Недостаток известного устройстваобусловлен большими аппаратурнымизатратами.Цель изобретения - сокращениеаппаратурных затрат,Поставленная цель достигается тем, что в устройство для контроля многовыходных цифровых узлов, содержащее группу сумматоров по модулю два, выходы которых подключены к группе входов блока свертки по модулю два, сумматор по модулю два, регистр сдвига, выход которого подключен к входу индикатора кодов и первому входу сумматора по модулю два, вторым входом соединенного с выходом блока свертки по модулю два, а выходом с информационным входом регист ра сдвига, и многоканальный анализатор, включающий группу входных компараторов, первые входы которых являются группой информационных вхо дов устройства, элемент И, входной компаратор сигнала синхронизации, первый вход которого является входом синхронизации устройства, блок выборки, соединенный выходом через блок преобразования информации с входом блока индикации, делитель частоты, счетчик цифровой задержки, компаратор кодов, выходом соединенный через блок запуска с первыми входами делителя частоты и счетчика цифровой задержки, а первой и второй группами входов соответственно с выходами входных компараторов груп пы и группой выходов переключателя выбора запускающего кода, группу регистров сдвига, выходы последовательного кода которых подключены к группе входов блока выборки, а входы синхронизации - к выходу элемента И, первым входом подключенного к выходуДелитель 12 частоты содержит счетчик 26, элемент НЕ 27 и элемент И 28, Счетчик 13 цифровой задержки может быть выполнен в виде многодекадного счетчика 29, переключателя 30 установки задержки и элементов И 31 и 32 (фиг. 2). На 60 65 делителя частоты, а вторым входомк выходу входного компаратора сигнала синхронизации и второму входусчетчика цифровой задержки, выходкоторого соединен с вторым входомделителя частоты, и потенциометр5установки уровня, вход которого соединен с вторыми входами входныхкомпараторов группы и входного компаратора сигнала синхронизации, введен переключатель выбора режима, при 10чем первая группа входов переключателя выбора режима соединена с выходами входных компараторов группымногоканального анализатора и перными входами сумматоров по модулю два 15группы, -выходы которых подключенык второй группе входов переключателявыбора режима, а вторые входы - квыходам параллельного кода регист. -ров сдвига группы многоканальногоанализатора, информационные входыкоторых соединены с группой выходовпереключателя выбора режима и третьей группой; входов подключенногок шине логического нуля, вход синхронизации регистра сдвига соединенс выходом элемента И многоканального анализатора,На фиг. 1 представлена блок-схема предлагаемого устройства, наФиг, 2 - функциональные схемы блоказапуска, делителя частоты и счетчика цифровой задержки многоканального анализатора; на фиг, 3 и 4функциональные схемы блока выборкии блока преобразования информации.Устройстно содержит фиг. 1) входной компаратор 1 сигнала синхронизации и входные компараторы 2 группымногоканального анализатора 3, регистры 4 сдвига группы, блок 5 сверт 40ки по модулю два, сумматор 6 по модулю дна, регистр 7 сдвига, индикатор 8 кодов, компаратор 9 кодов, переключаетль 10 выбора запускающегокода, блок 11 запуска, делитель 12 45частоты, счетчик 13 цифровой. задержки, элемент И 14, блок 15 выборки,блок 16 преобразования информации,.блок 17 индикации, потенциометр 18установки уровня, сумматоры 19 помодулю два группы и переключатель 20выбора режима. На фиг. 1 показанытакже информационные входы 21 ивход 22 синхронизации устройства,входы 23 синхронизации регистров 4и 7 сдвига, вход 24 начальной установки устройства и входы 25 началь.ной установки регистрон 4 и 7 сдвига фиг. 2 показаны нход 33 блока 11запуска, второй вход 34 счетчика 13и выход 35 элемента И 14. Блок 11запуска состоит из триггера 36и кнопки 37 "Запуск".Вход установки единицы триггера 36 соединен с входом 33, а входсброса триггера 36 и вход 38 сброса счетчика 26 - с выходом кнопки 37 "Запуск".Выход счетчика 29 соединен с перным (запрещающим) входом элемента И 31 и первым входом элемента И 32Счетный вход счетчика .29соединен с выходом элемента И 31,а вход установки числа счетчика 29соединен через переключатель 30 скнопкой 37. Второй вход элемента И 31 соединен с выходом триггера 36, Третий вход элемента И 31и второй вход элемента И 32 соединены с выходом входного компаратора 1,установленного в цепи распространения сигналов синхронизации,Блок 11, делитель 12 и счетчик 13используются для формирования измерительного интервала времени как вмногоканальных логических анализаторах..Блок 15 выборки (фиг. 3) содержитгенератор 39 импульсов, первый 40и второй 41 регистры циклическогосдвига, группу элементов И 42, собран.ных в матрицу, элемент ИЛИ 43. Нафиг. 3 обоэначеиы входы 44 группывходов блока и выход 45 блока 15 выборки,Блок 16 преобразования информации (фиг. 4) содержит генератор 46напряжения синусоидальной формы,делитель-формирователь 47, первый 48 и второй 49 счетчики-делители,перный 50 и второй 51 цифроаналоговые преобразователи, первый 52и второй 53 усилители, суммирующиерезисторы 54-57, фазосдвигающийконденсатор 58, транзисторный ключ 59,вход 45 и выходы 60, которые соединяются с входами блока 17 индикации,Устройство работает в режимахустановления факта наличия неисправности, анализа логических состоянийи анализа логических временных диаграмм,Информационные входы 21 устройства подключаются к соответствующим контрольным точкам исследуемого многоныходного цифрового узла, вход 22 синхронизации устройстна подключается к его выходам сигналов синхронизации. Входные компараторы 1 и 2 обеспечивают формирование нормированных импульсов из входных последовательностей и подачу их на входы сумматоров 19 и регистров 4 через переключатель 20 и на входы компаратора 9. Начальная установка регист 1076908ров 4 и 7 осуцествляется по сигналу,поступающему на вход 24Режим работы устройства задается положениемпереключателя 20,В режиме установления факта наличия неисправности переключатель 20устанавливает соединение между выходами сумматоров 19 и входами регистров 4. Входные двоичные последовательности от контрольных точек исследуемого цифрового узла поступают 10на первые входы входных компараторов 1 и 2Вторые входы входных компараторов 1 и 2 объединены и подключены к потенциометру 18, с помощьюкоторого устанавливается уровень напряжения, относительно которого разделяется уровень входных сигналовв соответствии с тем типом логических микросхем, которые используютсяв контролируемом узле. Нормированные по выходным уровням двоичныепоследовательности с выходов входных компараторов 2 поступают навходы сумматоров 19 и входы компаратора 9. Регистры 4 сдвига с обратными связями через сумматоры 19 помодулю два образуют группу генераторов псевдослучайной последовательности по числу контролируемых каналов,С помощью генераторов псевдослучайной последовательности обеспечивается сжатие исследуемых последовательностей и формирование сигнатур, характеризующих работу контролируемого узла по двоичным последовательностям в каждой контрольной точкеДальнейшее сжатие информации для вычисления контрольной сигнатуры для всехдвоичных последовательностей каналов устройства обеспечивается с помощью блока 5, сумматора 6 и регистра 7 сдвига с цепями обратных связейчерез сумматор 6. Регистр 7 и сумматор 6 организуют генератор псевдослучайной последовательности для формирования общей сигнатуры исследуемых двоичных наборов по всем каналам.Полученная сигнатура высвечиваетсяс помощью индикатора 8 и сравнивается с эталонным значением, зафиксированным в технической документации 50на контролируемое изделие.Контролируемый цифровой узел признается исправным в случае совпадения значений измеренной и эталоннойсигнатур.В противном случае осуществ ляется поиск места неисправностипо содержимому регистров 4 сдвига,установленных, в каждом канале, Определение номера канала, содержацегонеисправность, осуществляется по 60результатам сравнения сигнатур,сформированных с помощью генераторовпсевдослучайной последовательности,образованных регистрами 4 и суммато-,рами 19 с эталонными сигнатурами для кажцого канала, Высвечиваниесигнатур для каждого канала осуществляется с помоцью блока 17, входыкоторого через блоки 15 и 16 подключаются к выходам регистров 4, В качестве блока 17 может быть использован, например, электроннолучевойиндикатор, как принято в логических анализаторах, В этом случае наэкране электроннолучевой трубки будут воспроизведены в двоичном кодеодновременно сигнатуры по всем каналам.Запуск генераторов псевдослучайной последовательности в устройстве предусматривается по контрольному коду, характеризующему код запуска устройства, которая устанавливается с помощью переключателя 10,Момент совпадения запускающегослова, поступающего с выходов входных компараторов 2, с контрольнымкодом определяется с помоцью компаратора 9 кодов,формирование измерительного интервала осуществляется либо сразупосле поступления запускающего слова на компаратор 9, либо после истечения времени задержки счетчика 13( фиг. 2).В первом случае с помощью переключателя 30 установки задержки набирается число 00,00, При нажатии кнопки 37 в триггер 36 заносится логический О, счетчик 26 устанавливается в нулевое состояние, а в счетчик 29 вводится число 9999. Нулевым уровнем с выхода триггера 36 через элементы И 28 и 31 запрещаетсяработа делителя 12 и счетчика 13.Кроме того, так как в счетчике 29занесено число 9999, его выходнойсигнал запрещает через элемент И 31поступление тактовых импульсов наего счетный вход и разрешает черезэлемент И 32 поступление тактовыхимпульсов на элемент И 28, на другойвход которого также поступает сигналлогической 1 через элемент НЕ 27с выхода сброшенного счетчика 26.На выходе счетчика 26 установленсигнал логического нуля, который перебросится в противоположное значениепри заполнении счетчика 26 в состояние 11.,111.Когда поступает запускающее слово на компаратор 9, на выходе последнего появляется сигнал, обеспечивающий переключение триггера 36 в состояние логической 1. В этом случае обеспечи ваются условия поступления тактовых импульсов на вход счетчика 26 и на выход элемента И 14 и занесение информации в регистры 4 и 7. При заполнении счетчика 26 в состояние 11111 на его выходе устанавливается уровень логической 1, в результате чего че 107690830 50 Выборка осуществляется элементами И 42, управляемыми при помощи регистров 40 и 41 циклического сдви 65 рез элемент НЕ 27 снимается уровеньлогической 1 на входе элемента И 28,запрещая поступление тактовых импульсов на вход счетчика 26 и выходэлемента И 14.Таким образом, завершается формирование измерительного интервалавремени. При этом в регистрах 4 в зависимости от положения переключателя 20 будут занесены либо сигнатурыинформационных последовательностейпо каждому каналу включая и запускающее слово), либо сами последовательности за время работы счетчика 26.В случае задержанного запуска наФормирование измерительного интервала времени на переключателе 30 набирается количество тактов задержки,Например, если необходимо задержатьна 128 импульсов, то при нажатиикнопки 37 "Запуск" в начальное положение счетчика 29 вводится число99999-128 = 99871, так каксчетчик 29 работает на досчет дочисла 99999.В этом случае при поступлении 25запускающего слова, как и прежде,триггер 36 устанавливается в единичное состояние. Но так как на счетчике 29 еще не достигнуто значение9999, на первый вход элемента И 31 не поступает сигнал запрета, а на третий вход элемента И 28не поступает сигнал разрешенияработы счетчика 26. Поэтому послезапускающего слова начнет работатьна досчет до 9999 счетчик 29,а после его заполнения включается двоичный счетчик 26, обеспечивая формирование задержанного измерительного интервала времени.Используя при повторных запусках наращивание времени задержкина величину емкости информационныхрегистров 4 или изменяя каждый раззначение запускающего слова, можнообеспечить последовательный просмотр пакетов информации или производить накопление сигнатур длядлинных последовательностей,Конкретнаятехническая реализация блока 15 выборки и блока 16преобразования информации, показанных на Фиг. 3 и 4, рассчитана наиспользование в блоке 17 электроннолучевой трубки в качестве индикатора.Блок 15 выборки (фиг. 3) предназначен для поочередного опроса разрядов регистров 4 и выдачи соответствующего логического сигнала наключ блока 17, управляющий напряжением синусоидальной формы, подаваемым на горизонтальные отклоняющиепластины электроннолучевой трубки. га для горизонтальной и вертикальнойразвертки. Регистры 40 и 41 управляются генератором 39 и выполненытак, что в каждом из них всегдациркулирует единица.Таким образом, на одной из шингоризонтальной и вертикальной выборки всегда присутствует логическая 1,Элемент И 42, находящийся в перекрестке этих единиц, способен передавать информацию от выбранногоразряда одного из регистров 4 повходу 44 через элемент ИЛИ 43 наобщий выход 45.Блок 16 преобразования информации(фиг. 4) служит для преобразованияпоследовательной информации, поступающей с блока 15, в вид, удобныйдля воспроизведения на экран блока 17 индикации. Работа блока 16осуществляется под воздействиемгенератора 46 синусоидального напряжения.Сигнал прямоугольной формы, сформированный с помощью делителя-формирователя 47 (деление осуществляется на 2), поступает последовательно на первый 48 и второй 49 счетчики-делители (счетчик на 16 . Сигналы с выходов счетчиков 48 и 49 подаются на два цифроаналоговых преобразователя 50 и 51, напряжениес которых через первый 52 и второй 53 усилители подключается соответственно к вертикальным и горизонтальным отклоняющим пластинамэлектроннолучевой трубки индикатора блока 17. Так как на выходе усилителей 52 и 53 напряжение имеетступенчато нарастающую форму, тона экране индикатора образуется точечный растр,Цифры нули и единицы) на экранеэлектроннолучевой трубки образуются при помощи фигур Лиссажу из си-.нусоидального напряжения, наложенного на точечный растр. Напряжениена вертикальные пластины с генератора 46 подается через усилитель 52путем суммирования на резисторах 55 и 56 с выходным сигналомпервого цифроаналогового преобразователя 50. На горизонтальные пластины поступает суммарное напряжениеот второго цифроаналогового преобразователя 51 и сдвинутое по фазена 90 напряжение генератора 46.оСуммирование напряжений на входеусилителя 53 осуществляется с помощью резисторов 56 и 57. Сдвиог синусоидального напряжения на 90 осуществляется конденсатором 58.Синусоидальное напряжение на входусилителя 53 поступает через транзисторный ключ 59, управляемый блоком 15, Если иэ блока 15 поступаетсигнал, соответствующий логическо 107690 В 10му О, то транзистор 59 запираетсяи на индикатор 17 поступают обасннусоидальных напряжения, образуяцифру нуль. Если сигнал соответствует логической 1, то транзистороткрыт и на горизонтальные пластины синусоидальное напряжение не пос.тупает, а на экране индикатора образуется цифра один,Для синхронной работы блоков 15и 16 работа регистров 40 и 41 можетосуществляться сигналом поступающим с выхода делителя-формирователя 47,После определения номера каналас неисправностями по результатамсравнения с эталонными сигнатурамиканалов уточнение места ошибки вовремени в двоичной последовательнос.ти входных сигналов осуществляется в режимах анализа логическихсостояний и анализа логических временных диаграмм, В этом случае пере.ключатель 20 группы устанавливается в состояние, при котором выходывходных компараторов 2 соединяютсяс входами регистров 4, При этомразрываются цепи обратных связейгенераторов псевдослучайных последовательностей и регистры 4 используются в качестве элементов памятис последовательным продвижениеминформации беэ сжатия, т.е. устройство используется как обычныйлогический анализатор. В режимах анализа логических состояний и логических временных диаграмм контролируемые последовательности .через входные компараторы 2 поступают на входы регистров 4, выполняющих роль элементов памяти каналов, и на входы компараторов 9. Запоминание входных последовательностей в каждом канале осуществляется на регистрах 4 каналов при наличии тактовых импульсов на входах 23, поступающих через элемент И 14 со входа 22. Выбор участка контролируемых последовательностей для детального анализа осуществляется путем задания значения запускающего слова на переключателе 10, а также значения цифровой задержки .на счетчике 13. В режиме анализа логических состояний работа блока 16 преобразования информации осуществляется также,5 10 15 20 25 30 35 40 45 50 55 как в режиме установления фактаналичия неисправностиВыходнаяинформация, представленная на экране блока 17 в виде логических 0 и1, сравнивается с таблицей истинности для эталонной последовательностиконтролируемого цифрового узла.В режиме анализа логических временных диаграмм блок 16 вырабатывает на выходе усилителя 53 горизонтальной развертки дополнительное пилообразное напряжение, служащее дляразвертки при представлении информации в виде квазивременной диаграммы. При этом сигнал с цифроаналогоного преобразоватеЛя 51 отключается и на экране индикатора вырисовывается временная диаграмма исследуемых входных последовательностей.Сравнение квазивременной диаграммы,представленной на экране индикатора,с эталонной для исследуемого цифро-.вого узла осуществляется операторомтакже, как и при работе с многолучевым осциллографом.Таким образом, контроль временныхдиаграмм и поиск неисправностей вмноговыходных цифровых узлах с помощью предлагаемого устройства осуществляется в следующей последовательности: установление факта наличия неисправности в контролируемом узле спомощью группы генераторов псевдослучаных кодов, блока свертки по модулю два и генератора псевцослучайных кодов с первым индикатором, обнаружение места неисправности в канале (номера канала)с помощью параллельно работающих генераторов псевдослучайных кодов и второго индикатора,обнаружение места неисправности вовремени путем использования режимаанализа логических состояний и анализа логических временных диаграммучастков входных последовательностей,Применение в предлагаемом устройстве переключателя выбора режима поз- .воляет использовать одну и ту же группу регистров в качестве генератора.псевдослучайных кодов для установления факта наличия неисправности вконтролируемой последовательности ив качестве элементов памяти для анализа логических состояний и логических диаграмм, что приводит к сокращению аппаратурных затрат и повышениюэффективности использования оборудования устройства по сравнению с прототипом, 10769081076908 оставитель В.Веехред С.Легеза орректор О Огар а Закаэ 75 иал ППП "Патент", г,ужгород, ул,Проектна 46 Тира ИИПИ Государственно о делам изобретений 3035, Москва, Ж,699 Подписноо комитета СССРи открытийРаушская наб д. 4/5