Устройство для вычисления модуля вектора

А 1 СОКИ СОВЕТСНИХсавлке епе жРЕСПУБЛИН(д 1) С 06. Р 7/552 ОПИСАНИЕ ИЗОБРЕТЕНИЯН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(53) 681.325(088.8) ГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЭОБРЕТЕНИЯМ И ОЧНРЫТИЯМПРИ ГКНТ СССР(56) Авторское свидетельство СССРУ 997034, кл. С 06 Р 7/552, 1982.Авторское свидетеЛьство СССРВ 1429112, кл. С 06 Р 7/552 .1987,(54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ МОДУЛЯВЕКТОРА(57) Изобретение относится к вычислительной технике и может быть использовано в быстродействующих специали 2зированных вычислителях, в частности, при цифровой обработке сигналов с квадратурными составляницими для вычисления модульного значения сигнала в реальном масштабе времени. Цель изобретения - уменьшение аппаратурных затрат. Поставленная цель достигается за счет уменьшения размерности и изменения логики формирования и преобразования многорядного кода результата. Для этого в известное устройство, содержащее сумматоры 1 и 2 и блок 5 выделения максимума, вводятся преобразователи 3 и 4 многорядного кода, входы аргументов Х 6 и 77, выход 8 устройства и стробируюший вход 9, 3 ил. еИзобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях.5Пелью изобретения является сокращение аппаратурных затрат,На фиг. 1 представлена структурная схема предлагаемого устройства, на фиг. 2 - схема преобразователя много рядного кода для случая п=4; на фиг, 3 - иллюстрация процесса преобразования кодовой матрицы (КМ) К 1.На схемах показаны первый 1 и второй 2 (и+1)-разрядные сумматоры, пер вый 3 и второй 4 преобразователи многорядного кода, блок 5 выделения максимума, входы первого 6 и второго 7 аргументов, выход 8 результата, стробирующий вход 9. Преобразователь мно горядного кода (фиг, 2) содержит (и+1) одноразрядных трехвходовых сумматоров 10, пронумерованных в порядке возрастания веса суммируемых разрядов справа налево от 1 до и+1, 25Устройство реализует аппроксимирующую зависимость 1 Х7 Х 1/8+1 Ът 1 /2Х /2+717/81 М 30 На шины 6 и 7 поступают парафазные коды Х и У . На входы преобразователя 3 поступают коды У /2, Х и обратный код Х/8, которые образуют трехстрочную КМ К 1=У/2 +7 Х/8.На фиг, 3 показана иллюстрация процесса преобразован я КМ Б 1 .с по мощью сумматоров 10 за один такт Тб работы одноразрядного сумматора до двухстрочной КМ, которая затем сумматором 1 преобразуется в однострочный код результата за Т = (п+1)Тэ.Точками (фиг. 3) обозначены двоичные разряды кодов соответствующего веса. Рамки окружают разряды, подаваемые на входы сумматоров. Номера тактов преобразования проставлены .возле горизонтальных линий.Аналогичным образом одновременно в преобразователе 4 и сумматоре 2 формируется значение К 2=Х 1/2+77/8. Значения Х, К 1, К 2, .У эаписиза-, ются в регистры блока 5, По слгналу, подаваемому на вход 9, производится сравнение, в результате на выходе 8 образуется знаееняе функции -1 х туз . Код 7 Х/8 формируется как результат сложения кода Хс кодом 1 Х/8 в дополнительном коде. К обратному коду 1 Х/8 должна добавляться единица младшего разряда (код коррекции 1) для формирования дополнительного кода, но так как окончательный результат К 1 усекается до (п+1)-го разряда, младшие разряды кода 1 Х 1/8 и код коррекции 1 можно отбросить. Возникающая при этом максимальная ошибка ЬКА,ц не превышает половины цены младшего разряда результата. При п=4 М ;-1,67, что не превышает максимальную ошибку аппроксимации К ;"2,98 Ж. Кроме того, из 2 возможных комбинаций кодов,Ьсоставляющих КМ К 1, ошибку дают тольико 2 комбинаций. Это означает, что средняя ошибка составляет А К,д /2и (для п=4 около 0,17) у что также не превосходит средней ошибки аппроксимации (Оу 11/).Формула изобретенияУстройство для вычисления модуля вектора, содержащее блок выделения максимума, два сумматора, два преобразователя многорядного кода, причем вход прямого кода первого аргумента устройства, выходы первого и второго сумматоров и вход прямого кода второго аргумента устройства соединены с входами соответственно с первого по четвертый блока выделения максимума, первый и второй выходы первого и второго преобразователей многорядного кода подключены попарно к первому и второму входам первого и второго сумматоров соответственно, о т л и ч а ю щ е е с я тем, что, с целью сокращения апгаратурных затрат, преобразователь многорядного кода содержит (п+1) одноразрядных трехвходовых сумматоров (и-разрядность аргументов), первые входы с первого по п-й которых соединены с соответствующими.шинами третьего входа преобразователя, в орые входы сумматоров с второго по (и+1) -й соединены с соответствующими шинами первого входа преобразователя, а третьи входы сумматоров с первого по (п)-й подключены к шинам соответственно с третьего по (п) -Й разрядов второго входа преобразователя, шина п-го разряда которого подключена к третье1559 44 6второго аргумента со сдвигом на один разряд в сторону младших разрядов со- ответственно, а первьп, второй и тре" тий входы второго преобразователя многорядного кода подключены соответственно к шине прямого кода второго аргумента устройства, шине инверсного кода второго аргумента со сдвигом на три разряда в сторону младших разрядов и шине прямого кода первого аргумента устройства со сдвигом на один разряд в сторону младших разрядов. 3му входу сумматоров с (и)-го по(и+1)-й, выходы сумм сумматоров,кроме первого, подключены к первомувыходу преобразователя, к второму5выходу которого подключены выходы переноса сумматоров преобразователя,причем первьп, второй и третий входыпервого преобразователя многорядногокода соединены с шиной прямого кодапервого аргумента устройства, шинойинверсного кода первого аргумента сосдвигом на три разряда в сторону млад.ших разрядов и шиной прямого кода 2.1.1 улла Техред М.Ходанич Корректор Л.Патай Редак Заказ 838;. Тираж 558 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при 113035, Москва, Ж, Раущская наб., д. 4/5 изводственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,