Устройство взаимного перезапуска абонентов

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИРЕСПУБЛИН 5%26 ГОСУДАРСТВЕННЫЙ НОЫИТЕТПо изоБРЕТЕНияч и о.;:11 итилмПРИ ГННТ СССР ТЕ-24 ных системах и. М 10 Б надежности за счетроля работы або 1состав вычислителционирующей в реалмени, Устройство2, адаптеры 3,делители частоты9, 10, 15, 16, т14, блок 17 паь т ак а ии, й, П, Маш 8,8) Р 4486 О, опуб Ф 40728 4, опуб 829,лик. 152,лик, 1 7 4) УСТРОЙСТОНЕНТОВ7) Изобрете ли в е относитс(5,)5 С 06 Р 15/1 тельнои техникезовано в вычислиЦелью изобретени литель частоты 7литель 8 частотыры. 1 ил. может быть испольявляется повышение т осуществления конентов, входящих в ьной системы, Функьном масштабе вресодержит процессоры 4, генераторы 5, 6, 7, 8, злемепты ИЛИ риггеры 11, 12, 13, и, генератор 5 и де и генератор 0 и деобъединены в тайме1550526Изобретение относится к вычислительной технике и может быть исполь-. эовано в вычислительных устройствах.Цель изобретения - повышение на 5 дежности за счет осуществления контроля работы абонентов, входящих в состав вычислительной системы, функционирующей в реальном масштабе времени,На чертеже приведена структурная 1 О схема предлагаемого устройства (цепи управления процессами захвата общей магистрали считьвания вектора прерывания и цепи сброса адаптеров не:показаны).15устройство содержит процессоры 1и 2, адаптеры 3 и 4 генераторы 5 и 6, делители 7 и 8 частоты, элементы ИЛИ 9 и 10, триггеры 11 - 14, элементы ИЛИ 15 и 16, блок 17 памяти, генератор 5 и делитель 7 объединены в тачмер 18, а генератор 6 и делитель 8 - в таймер 19.Устройство работает следующим образом. 25Процессоры 1 и 2 при нормальном ходе вычислительного процесса выполняют возложенные на них задачи. Обмен информацией или результатами вычислений между процессорами 1, 2 осу ществляется посредством системной магистрали через общее поле блока памяти 17, Процессоры 1, 2 занимают системную магистраль на время одного цикла обмена по магистрали. Монопольный захват магистрали оцним из процессоров недопустим, т.к. если один из процессоров захватит общую магистраль, то другой процессор в случае обращения к блоку 17 пеоеводится в режим ожидания и не реагирует на внеш 40 ние прерывания, что недопустимо в системах, работающих в режиме реального масштаба времени.. 45На вход прерывания (прерывание по таймеру) процессоров 1, 2 поступают импульсы с делителей 7, 8 с периодом 0,25 с. Период может изменяться спомощью делителей 7, 8. Этот вход прерьвания каждого из процессоров является самым приоритетным и немаскиру 50 емым. Прерьвание по таймеру используется для формирования временной шкалы и синхронизации вычислительных пропроцессов.Одновременно импульсы с делителей 7, 8 поступают на тактовые входы триггеров 11 и 12, Процессоры 1, 2, получив сигнал по входу прерывания, пре 4рьвают выполнение текущих программи последовательно записывают "1" и11 Пч0 в первыи разряд каналов ввода-вывода (КВВ). Сигналы с выхода первогоразряда КВВ через элементы ИЛИ 9, 10поступают на входы сброса триггеров11, 12, 13 и 14удерживая их в нулевом состоянии.Триггеры 11 и 13 выполняют функцииэлементов задержки, т.к. сигнал от деделителей 7, 8 на тактовые входы триггеров 13 и 11 поступает раньше, чемсигнал установки их в нулевое состояние с выходов 1-х разрядов КВВ процессоров,В случае остановки вычислительногопроцесса в одном из процессоров 1, 2первый же импульс с делителей 7 или8 устанавливает триггер 11 или 13 вединичное состояние, вторым импульсомустанавливается в единичное состояниетриггер 12 или 14. Сигнал с выходатриггера 12 или 14 через элементыИПИ 15 или 16 поступает на вход "Пуск"остановившегося процессора 1 или 2,производя его перезапуск. Перезапущенный процессор по сигналу "Пуск"формирует сигнал УСТ, по которому через элементы ИЛИ 9 или 1 О производится установка в нулевое состояние триггеров 11, 12 или 13 и 14,Максимальное время остановки процессоров при такой схеме контроля ивыбранном периоде следования импульсов составляет 0,5 сек, и на это жевремя произойдет смещение шкалы текущего времени, что вполне допустимо,В случае отказа аппаратной частисхемы койтроля работоспособности устройства действует режим дополнительного контроля, обеспечивающий возможность перезапуска соседнего процессора и самого себя.Для реализации этого режима в общем поле блока 17 памяти для процессоров 1 и 2 отведено 2 ячейки. Черезвремя г. процессор 1 записывает в одну ячейку код Б, а процессор 2 декрементирует его. В другую ячейку процессор 2 записывает код Б, а процессор 1 декрементирует его.Если декрементирующий процессоробнаруживает, что после декрементации в ячейке нулевой код, т.е. соседний процессор не записал в эту ячейку код И по причине останова, то работающий процессор записьвает последовательно "1" или "0" в третий раз10 Кроме того, механизм перезапуска соседнего процессора и самого себя используется в случае обнаружения ошибок в результатах вычислений соседнего процессора или .в самом процессоре. 5 Формула изобретения Составитель Г. СмирноваРедактор Л. Пчолинская Техред М.Дидык 1 Корректор М. Кучерявая Заказ 274 Тираж 566 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5т Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 5 155052 ряд КВВ, по выходному сигналу с которого через элемент ИЛИ 15 или 16 происходит перезапуск остановившегося соседнего процессора.5Время остановки процессоров в случае отказа аппаратной части схемы контроля составляет не более М в С.Параметры И и С являются программно- настраиваемыми. 20Устройство взаимного перезапуска абонентов, содержащее первый и второй таймеры, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности за счет осуществления контроля 25 работы абонентов, в него введены с первого по четвертый элементы.ИЛИ, с первого по четвертый триггеры, причем входы первого и второго таймеров соединены с входами установки в "1" 30 первого и второго триггеров и являются соответственно выходами прерывания первого и второго абонентов устройства, входы сброса первого и второго триггеров соединены соответственно с входами сброса третьего и ;етвертого триггеров и с выходами первого и второго элементов РЛИ, первыевходы которых являются соответственновходами установки в.нулевое состояниепервого и второго абонентов устройства, входы "Пуск" первого и второгоабонентов которого являются соответс."венно выходами третьего и четвертогоэлементов ИЛИ, первые входы которыхсоединены соответственно с выходамитретьего и четвертого триггеров, входы установки в "1 " которых соединенысоответственно с выходами первого ивторого триггеров, входы первого разряда канала ввода-вывода первого ивторого абонентов устройства, являются соответственно вторыми входамипервого и второго элементов ИЛИ, входы второго разряда канала ввода-вывода перъого и второго абонентов устройства являются соответственно вторыми входами третьего и четвертогоэлементов Н 1 И, входы третьего разрядаканала ввода-вывода первого и второгоабонентов устройства являются соответственно третьими входами.четвертого и третьего элементов ИЛИ,