Преобразователь двоичного кода в двоично-десятичный

(51) 4 Н 03 М 7/12 3, й м.:33111,"1 ;.ь(АЯ Е.,Ь ИЗОБРЕТЕН ЛЬСТВУ Бюл. стру маа З ГОСУДАРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯ. ПРИ ГКНТ СССР К АВТОРСКОМУ СВИ 1(71) Опытно-кон кторское бюроприборов контроля и автоматики(56) Авторское свидетельство СССРУ 1167737, кл. Н 03 М 7/00, 1985,Авторское свидетельство СССРУ 393739, кл. Н 03 М 7/12, 1970,(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОВ ДВОИЧНО-ДЕСЯТИЧНЫЙ15 разователя,Преобразователь работает следующим образом.Импульс начальной установки поступающий на вход 3, производит запись входного двоичного кода с информационных входов 1 в регистр 4 и установку в нулевое состояние счетчика5, регистра 9, сумматора 11, триггера 12 и счетчика 14 переполнений. Попереднему фронту тактовых импульсов,поступающих на вход 2, происходитзапись выходного кода сумматора 8в регистр 9, а по заднему фронтуэтих импульсов - изменение состояниясчетчика 5 импульсов на единицу, Кодмладших разрядов 1-4 с выхода счетчика 5 задает адрес ячейки ПЗУ 7,45в которой хранится двоично-десятичньп эквивалент единицы соответствующего разряда входного двоичного числа, появившегося на выходе мультиплексора 6, Наличие " 1" в этом разряде является условием появлениякода эквивалента на выходах ПЗУ 7,"0" в соответствующем разряде входного двоичного числа блокирует ПЗУлибо по входу "Вьборка кристалла",либо по старшему разряду адреснойФшины ПЗУ, задавая область в которойво всех ячейках записаны нули. Двоично-десятичный сумматор 8 служит 30 3 15012Изобретение относится к автоматике и цифровой вычислительной техникеи может быть использовано в устройствах обработки и вывода числовой информации,5Цель изобретения - упрощение преобразователя,На чертеже приведена структурнаясхема преобразователя,1 ОУстройство содержит информационные входыпреобразователя, тактовый вход 2 преобразователя, установочный вход 3 преобра ователя регистр 4, счетчик 5, коммутатор 6,выполненный на мультиплексоре, формирователь 7 эталонного кода, выполненньп на ПЗУ, сумматор 8, регистр9 сумматора, информационные выходы10 преобразователя, накопительный 20сумматор 11, образованный из сумматора 8 и регистра 9 сумматора, триггер 12, элемент И-НЕ 13 счетчик 14переполнений, формирователь 15 сигнала готовности, выполненный на одновибраторе, элемент ИЛИ 16, элементИ-НЕ 17 и выход 18 готовности преоб 7 б 4для суммиронанин ньходного кода ПЗУ7содержимым регистра 9 сумматорана каждом также преобразования. Таким обра ом, к концу цикла преобразования, длительность которого определяется числом разрядов входногодвоичного числа, на информационныхвыходах 10 форин-,уется чис:о, равное сумме всех единичных тетраддвоична-десятичных эквивалентов входного двоичного числа, На выходе формирователя 15 образуется сигнал готовности декады, который может бытьиспользован для разрешения приемакода единичной тетрады двоично-десятичного числа оконечным устройством. По заднему фронту этого сигнала, прошедшего через элемент ИЛИ 16,регистр 9 сумматора обнуляется после чего он готов к преобразованиюследующей декады,Единицы переноса, появившиеся врезультате суммирования эквивален-,тов единиц двоично-десятичного числа, подсчитываются счетчиками 14переполнений.Следующий цикл преобразованияаналогичен описанному и отличаетсятем, что выходными разрядами 5-7счетчика 5 задаются области адресовячеек ПЗУ 7, в которых хранятсядвоично-десятичные эквиваленты десятков, сотен, тысяч, десятков тысячсоответствующих разрядов входногодвоичного числа, а также добавлением к сумме числа единиц переноса,появившихся в результате суммирования в предыдущем цикле.В этом случае счетчик 14 работает следующим образом.Сигналом готовности с выхода формирователя 15 триггер 12 устанавливается в единичное состояние и разрешает прохождение тактовых импульсов с входа 2 через элемент И-НЕ 13на вычитающий вход счетчика 14, импульс с выхода обнуления счетчика 14устанавливает триггер 12 в нулевоесостояние, в результате чего элементИ-НЕ 13 закрывается и запрещает прохождение тактовых импульсов на вычитаощий вход счетчика 14, Таким образом, пока триггер 12 находится в единичном состоянии, по каждому тактуосуществляется суммирование единицпереноса из младшей декады в старшую,Число циклов преобразования определяется разрядностью входной инфор150матора. Составитель М.Аршавский Техред М.Лидык Корректор 11,Муска Редактор Л,Пчолинская Заказ 4891/56 Тираж 884 ПодписноеВНИИПИ Государствеппого кчитета по изобретениям и открьггпям прп ГКНТ СССР 1 ЗП 15, Мос ква, Ж, Раушская цаб., д. 4,5 Производственно-издательский комбинат "Патент", г.Ужго 1 д, у Гагарина,101 мании и равно числу дцоичцо-десятичных декад преоГразоваццоо двичпого числа, при преоб 1 азнации 16-разрягного двоично 1 о кда гцо равно пяти,5 1 о р м у л а и з о б р е т е и и яПреобразователь дв 1 пч нго кода в двоично-десятичный, содержащий ком.мутатор, формироватепь эталонного кода, накопительный сумматор, счетчик переполнений и счетчик, выходы которого соединены с адресными входами формирователя эталонного кода, информационный вход которого соединен с выходом коммутатора, а выходы формирователя эталонного кода соединены с информационными входами накопительного сумматора, разрядные выходы которого соединены с информационнымивыходами преобразователя, тактовыйвход которого соединен с тактовымивходами накопительного сумматора исчетчика, выходы младшей группы разрядов которого соединены с управляющими входами коммутатора, а входсброса счетчика соединен с установочным входом преобразователя и входомсброса счетчика переполнений, о тл и ч а ю щ и й с я тем, что, с цеЛью упрощения преобразователя, онсодержит регистр, триггер, формирователь сигнала готовности, первый ивторой элемеггты И-НЕ и элемент ИЛИ,причем формирователь эталонного кодавыполнен на ПЗУ, счетчик переполнений З 5выполнен реверсивным, а коммутатор 16 6выполнен на мультпплексоре, информационные входы которого соединены с выходами регистра, инФормационные входы и установочный вход которого соединецы с соответствующими входамипреобразователя, выход готовности которого соедицец с первым выходом формирователя сигнала готовности, второйвыход которого соединен с первым входом элемента ИЛИ и с сицхровходомтрипера, выход которого соединен свходом переноса накопительного сумматора, первым входом сброса триггераи первым входом первого элемента ИНЕ, второй вход которого соединен стактовым входом преобразователя, авыход первого элемента И-НЕ соединен с входом декремецта счетчика переполнений, вход пцкремецта которого соединен с выходом второго элементаИ-НЕ, первый вход которого соединенс выходом переполнений накопительного сумматора, а второй вход второго элемента И-НЕ соединен с тактовымвходом преобразователя, вход логической единицы которого соединен с Пвходом триггера, второй вход сбросакоторого соединен с выходом обнуления счетчика переполцеций, выход четвертого разряда счетчика соединен свходом формирователя си нала готовности, установочный вход преобразователя соединен с вторым входом элемента ИЛИ, выход которого соединенсо входом сброса накопительного сум