Преобразователь равновесного кода в двоичный код

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН юу 4 Н 03 М 7/О ОБР/ К АВТОР ДЕТЕЛЬ МУ ОВЕСНОГ 8 управьков. УДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(71) Сумский филиал Харьковского плитехнического институтаим. В,И.Ленина(56) Авторское свидетельство СССРФ 165599, кл. С 06 Р 5/00, 1962.Авторское свидетельство СССРВ 1077054, кл. Н 03 К 23/00, 19 2.Автоматизированные системыления и приборы автоматики. Хар1984, В 74, стр. 77-81.Патент Великобритании В 1340078кл. С 06 Р 5/00, 1973. 1444956 А(54) ПРЕОБРАЗОВАТЕЛЬ РАВН ОКОДА В ДВОИЧНЫЙ КОД(57) Изобретение относится к вычислительной технике, Его использование всистемах обработки дискретной информации позволяет повысить быстродействнеПреобразователь содерЖит блоки4 считывания и накапливающий сумматор 7, Благодаря введению блока 1преобразования равновесного кода вбиномиальный, групп 2, 3 сумматоров,дешифратора 5 числа единиц и шифратора 6 в преобразователе осуществляется поразрядное распараллеливаниеобработки, что и обеспечивает ускорение последней. 2 табл. 1 з.п. ф-лы3 ил,144495Изобретение относится к вычислительной технике и может быть использовано в системах обработки дискретной информации.5Цель изобретения - повьппение быстродействия,На фиг. 1 дана функциональная схема преобразователя, на фиг. 2 - выполнение блока считывания на фиг.З -пример реализации блока преобразования равновесного кода в биномиальныйдля случая и = 5, К = 4.Преобразователь равновесного кодав двоичный код содержит блок 1 преобраэования равновесного кода в биномиальный,первая и вторая группы 2 и3 сумматоров, блоки 4 считывания,дешифратор 5 числа единиц, шифратор6 и накаливаюций сумматор 7. На 20фиг. 1 обозначены информационные входы 8, входы 9 суммы единиц, входы10 контрольного числа, тактовый иустановочный входы 11 и 12, информационные выходы 13 и выходы 14 суммы 25единиц.Блок 4 считывания содержит (фиг.2)1первый и второй триггеры 15 и 16,элемент ЗАПРЕ 1 17, элемент И 18, биномиальный счетчик 19 и элемент 30ИЛИ 20. На фиг. 2 обозначены первый -пятый входы 21-25,Блок 1 преобразования равновесного кода (кода с постоянным весом)в биномиальный переводит двоичныйкод с постоянным весом в двоичныйбиномиальный код, Двоичная биномиальная кодовая комбинация из и разрядов содержит не более К единиц ине более и-К нулей в старших разрядах перед младшей единицей, где К -контрольное число и и -" КО. Длявыполнения операции перевода определяется младший разряд кода с постоянным весом, находящийся в нулевом состоянии. Все единичные разряды, еслиони есть, стоящие справа от этого.разряда, инвертируются, а последнийразряд отбрасывается. Все старшиеразряды остаются без изменений. Посравнению с биномиальным кодом код с50постоянным весом имеет дополнительныймладший разряд.Особенностью биномиальных кодовявляется то, что вес каждого разрядак 55равен сочетанию С, для данного разряда= К - и - контрольное число данного разряда, и - номер данного разряда, Ч - количество старших 6 2разрядов биномиального кода, в которых содержатся единицы). Вычисление сочетаний выполняется только для тех разрядов, в которых содержатся единицы.Преобразование равновесного кода в биномиальный для конкретныхи и К описывается следующей системой уравнений;у, у = (Х + Х)Хзу, =(Х,Х )Ху =Хк 1уи Хомагде Х у - разряды соответственно1 фравновесного и биномиального кодов,Для случая и = 5, К = 4 блок 1вьполнен (Фиг,З) на К - 2 = 2 элементах ИЛИ 26 и К - 1 = 3 элементахИ 27. На фиг, 3 обозначены первые ивторые входы 28 и 29 и выходы 30,причем на первые входы 28 подаютсяинверсии первых трех разрядов равновесного кода, а на вторые входы 29 -разряды того же кода со второго лошестой,Счетчик 19 в блоке 4 должен иметьвозможность перестраиваться на различные значения контрольного числа.В качестве такого счетчика примененбиномиальный счетчик, достоинствомкоторого является возможность перестраиваться на различные значенияконтрольного числа электрическимисигналами .без введения специальногокоммутатора. С этой целью счетчик19 в блоке 4 настраивается на К = иа вторые выходы одноименного сумматора 3 второй группы подключаются ковторой группе входов сумматора старшего разряда указанного счетчика, являющихся третьими входами 23 блока 4.В качестве дешифратора 5 числаединиц можно использовать, например,сумматор, примененный в известномсчетчике. Его работа иллюстрируетсятабл. 1.Алгоритм работы преобразователяравновесного кода в двоичный выглядит так, Равновесный код преобразуется в биномиальный, затем для каждогоразряда вычисляется количество единиц о, расположенных в старших разрядах. Затем вычисляется контрольное число К - и для этого разряда и значение соответствующего сочетания,5 Полученные сочетания сумюруются. Сумма представляет собой двоичньп эквивалент преобразуемого кода с постоянным весом. 1 ОПроцедуру преобразования поясним на примере для нескольких кодовых;: комбинаций с постоянным весом, В табл, 2 приведены все этапы алгоритма преобразования для трех кодовых комбинаций с К3 и п " 5. Преобразователь работает следую щим образом.Работу преобразователя рассмотрим для входной кодовой комбинации с постоянным весом 011100, которой соответствует биномиальная кодовая комбинация 01110, Процедура преобразования выполняется для 2, 3 и 4 разря дов поскольку 1 и 5 разряды нулевые.Сумматоры 2. 2-2.4 подсчитывают количество единиц о в старших разрядах. Сумматоры 3,2-3.4 подсчитывают контрольное число К-с 1 в своих разрядах. 30 Поскольку 5-й разряд нулевой, на входах сумматоров 2.4 и 3.4, соединенньж с выходами сумматора 2.5, присутствует нулевой сигнал. На другой вход сумматора 2.4 и на выход 14 блока 4,4 считывания поступает единич 35 ный сигнал с выхода четвертого разряда блокЪ 1. На другие входы сумматора 3.4 поступает контрольное число К = 3. На вторых выходах суммато ра 34 появляется контрольное число четвертого разряда К-о = 3 - 0 = 3. На первом выходе сумматора 3.4 присутствует нулевой сигнал. Единичный сигнал появляется здесь только в случае К-о = и.В блоке 4 считывания (фиг.2) подготовлен к приему тактовых импульсов со входа 24 элемент ЗАПРЕТ 17, а элемент И 18 закрыт нулевым сигналом по входу 22 с первого выхода сумматора 3.4. Счетчик 19 настроен на С", = С= 4 сигналом по входамиф +23 со вторых выходов сумматора 3.4. Таким образом, тактовые импульсы со входа 11 преобразователя через вход 24 блока 4.4 считывания проходят через элемент ЗАПРЕТ 17 на счетный вход счетчика 19 и через элемент ИЛИ 20 и выход блока 4.4 считывания - на соответствующий вход деппюфратора 5 числа единиц,После прохождения четвертого тактового импульса на выходе счетчика19 появляется сигнал переноса, которьп устанавливает триггер 16 в единичное состояние. На выходе триггера16 устанавливается нулевой сигнал,запрещающий дальнейшее прохождениетактовых импульсов через элементЗАПРЕТ 17.Аналогично для третьего и второго разрядов с той разницей, что длятретьего разряда К - о3 - 12и СО 3 а для- 2 = 1 и С = 2. Сигналы на входахдешифратора 5 появляются во всехединичных разрядах параллельно потактовым импульсам.Дешифратор 5 имеет количество вьгходов, равное наибольшему возможномучислу единиц на его входах. В рассматриваемом примере это число 5.Единичный сигнал одновременно можетприсутствовать только на одном из выходов дешифратора 5, номер которогосоответствует количеству единицна его входах.Шифратор 6 на своих выходах формирует двоичное слово, отображающее йомер возбужденного выхода дешифратора 5.Накапливающий сумматор 7 формирует .на своих выходах двоичное слово,соответствующее кодовой комбинациис постоянным весом на входах 1 преобразователя, в рассматриваемом случае это число 1001.Таким образом, преобразовательравновесного кода в двоичный за счетпоразрядного распараллеливания работыобеспечивает повьппение быстродейст-.вия,формула изобретения 1. Преобразователь равновесного кода в двоичный код, содержащий блоки считывания и накапливакщий сумматор, выходы которого являются информационными выходами преобразователя, о т л и ч а ю щ и й с я тем, что, с целью повьппения быстродействия, в преобразователь введены дешифратор числа единиц, шифратор, первая и вторая группы сумматоров и блок преобразования равновесного кода в биТаблица 1 Номера входов омераыходовединич 30 3 2 пчи сиг 35 1 . 1 ьный и в ит биномиИЛИ, первмент И и я содер элемент еры, эл ервый р считыванисчетчик,рой тригЗАПРЕТ,рого объмента И емент то 0 решающий входервым входом эля первым входо 0 ди ля Таблиц Биномиальн Код с постоян Г 1 11.4 --- 0100 1 1 1 3 3 2 2 2 01 10 010110 011100 2 1 1 1 2 2 0 0 001 4 3 1 2 5 14 номиальный, входы которого являются информационными входами преобраэ ова. теля, первый - и-й выходы блока преобразования равновесного кода в биномиальный (и - разрядность биномиального кода) подключены к первымвходам одноименных сумматоров первой группы и одноименных блоков считывания, первые входы первого - и-го сумматоров второй группы объединены и являются входами контрольного числа преобразователя, вторые входы и-х сумматоров обеих групп объединены и являются входами суммы единиц преобразователя, выходы и-го - второго сумматоров первой группы подключены к вторым входам (и)-х - первых сумматоров обеих групп, выходыпервого сумматора первой группы являются выходами суммы единиц преобразователя, первые и вторые выходы первого - п-го сумматоров второй группы соединены соответственно с вторыми и третьими входами одноименных блоков считывания, четвертые и пятые .входы которых соответственно объединены и являются тактовым и установочным входами преобразователя, выходы блоков считывания подключены к соответствующим входам дешифратора числа единиц, выходы которого соединены с входами шифратора, выходы которого подключены к входам на 1 капливающего сумматора.2, Преобразователь по п, 1, о т - л и ч а ю щ и й с я тем, что блок 44956 6блока, запрещающий вход элемента ЗАПРЕТ объединен с вторьм входом элемента И и является вторым входом бло" 5ка, входы установки биномиальногосчетчика являются третьими входамиблока, третий вход элемента И объединен с вторым разрешающим входом элемента ЗАПРЕТ и является четвертымвходом блока, выход переполнения биномиального счетчика соединен с %Я-входом второго триггера, К-входкоторого объединен с К-входом первого триггера. и является пятым входомблока, инверсные выходы первого ивторого триггеров соединены соответственно с четвертым входом элементаИ и третьим разрешающим входом элемента ЗАПРЕТ, выходы которых подклю чены соответственно к 8-входу первого триггера и первому входу элементаИЛИ и к счетному входу биномиальногосчетчика и второму входу элементаИЛИ, выход которого является выходом 25 блока..Ревинскийдюкова оставитеп ехред Л.Се едактор И,Сегл рректор И.Муск Заказ 6515/57ВНИИП 4/ 13035, М ая наб., д енно-полиграфическое предприятие, г, Ужгород, ул. Проектная изво ираж 929сударственногам изобретениива, Ж, Рауш Подписикомитета СССРи открытий