Устройство для откладки программ

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН 80147 51) 4 С 06 Р 11/28 О НИЕ ИЗОБРЕТЕНИЯ 24 и юл. Р 15в, А.П.ГладкихМ.Н.Рахманин ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР ОРСКОМУ СВИДЕТЕЛЬСТВУ(57) Изобретенивычислительнойиспользовано вграмм задач СЦВсокращение объе свидетельство СССР06 Р 15/06, 1976.идетельство СССРС 06 Р 11/28, 1985.ДЛЯ ОТЛАДКИ ПРОГРАММе относится к областитехники и может бытьпроцессе отладки проМ. Цель изобретения -ма отладочной памяти. Цель достигается за счет введенияодноразрядного блока памяти. Устроство содержит блок 1 отладочной памяти, блок 2 элементов ИЛИ, триггер3, дешифратор 4, блоки 5-5постояной памяти, элементы 6, 7 задержки,одноразрядный блок памяти 8, регистбазового адреса 9, регистр адреса10, элементы И 18, 17. Изобретениепозволяет увеличить объем отлаживаемых программ при небольшой информационной емкости отладочного блокапамяти путем модификации адреса отлдочного блока и замещения последнимлюбого из нескольких постоянных запоминающих блоков. 1 ил,Ю 15Изобретение относится к цифровойвычислительной технике и может быть 20 использовано в процессе отладки программ задач специализированных цифровых вычислительных машин (СЦВИ) или 5систем для обработки цифровых данных,работающих в реальном масштабе времени.Цель изобретения - сокращениеобъема отладочной памяти,На чертеже показана блок-схемаустройства.Устройство содержит блок 1 отладочной памяти, блок 2 элементов ИЛИ,триггер 3, дешифратор 4, блоки 5, -5 постоянной памяти, элементы 6 и7 задержки, одноразрядный блок 8памяти, регистр 9 базового адреса,регистр 10 адреса, первый адресный вход 11, второй адресный вход12, вход 13 опроса считывания, вход14 опроса записи, информационный вход15, информационный выход 16 и элементы И 17 и 18.25Устройство работает следующим образом.В блок 1 отладочной памяти производится загрузка исходного вариантапрограммы, подлежащей отладке, длячего на информационный вход 15 ина адресный вход 12 устройства подаются соответственно коды командныхслов и их текущие адреса, а на вход14 - сигналы записи. Затем в одноразрядном блоке 8 памяти оператором илис помощью операционной системы производится формирование (запись) единицы в той ячейке блока 8, адрес которой соответствует базовому адресу(или номеру) замещаемого блока (ПЗБ) 405, - 5 , После этого устройство преводится в режим отладки программ иотработки алгоритмов СЦВС, для чегона входы 12 и 11 из ЦВИ подается кодтекущего и базового адресов, а на 45вход 13 - сигнал опроса считывания.Значения текущего и базового адресовзапоминаются соответственно в регистрах 10 и 9, Сигнал опроса считыванияс входа 13 устройства, поступая напервый вход блока 8, вызывает считывание информации (признака необходимости замещения) с блока 8, причемадрес считываемой ячейки определяется значением кода, хранящегося в регистре 9. Признак необходимости замещения, считанный с блока 8, запоминается в триггере 3, который в этомслучае устанавливается в единичное 56 2состояние. Одновременно с этим сигнал опроса считывания, задержанный с помощью элемента 6 на время завершения переходных процессов в блоке 8 и переключения триггера 3, поступает на первые входы элементов И 17 и 18 и по разрешению, выставленному триггером 3 для элемента И 18, проходит на выход этого элемента. Сигнал опроса с выхода элемента И 18 поступает на четвертый вход блока 1 отладочной памяти и на вход элемента 7 задержки. В первом случае его появление вызывает считывание команды отлаживаемой программы с блока 1 н передачу ее через блок 2 на выход устройства, Во втором случае сигнал опроса, задержанный элементом б, подается на второй вход триггера 3 и устанавливает его в исходное состояние, которое при работе устройства с блоком 1 отладочной памяти сохраняется до прихода очередного сигнала опроса,Если в ячейке одноразрядного блока 8 памяти по адресу, выставленному регистром 9, записан "0", то появление очередного сигнала опроса не при" водит к считыванию с блока 8 информации, указывающей на необходимость замещения отладочным блоком одного из блоком ПЗБ. Триггер 3 сохраняет свое исходное состояние, обеспечивая прохождение сигнала опроса через элемент И 17 на вход дешифратора 4 и далее на один из входов блоков 5, - 5 . В результате командная информация, зафиксированная в ПЗБ, считывается из выбранного блока и через блок 2 поступает на выход 16 устройства.Формула из обретенияУстройство для отладки программ, содержащее регистр адреса, регистр базового адреса, и блоков постоянной памяти, блок отладочной памяти, дешифратор, триггер, два элемента задержки, два элемента И, блок элементов ИЛИ, причем вход опроса устройства через первый. элемент задержки соединен с первыми входами первого и второго элементов И, вторые входы которых соединены соответственно с прямым и инверсным выходами триггера, нулевой вход которого соединен через второй элемент задержки с выходом1474656 Составитель И,СафроноваТехред М.Дидык Корректор М.Самборская Редактор О.Юрковецкая Тираж 667 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раущская наб., д. 4/5Заказ 1895/47 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101 первого элемента И, информационные вход и выход регистра базового адреса подключены соответственно к первому адресному входу устройства и ин 5 формационному входу дешифратора, информационный вход регистра адреса является вторым адресным входом устройства, о т л и ч а ю щ е е с я тем, что, с целью сокращения объема отладочной памяти, устройство содержит одноразрядный блок памяти, причем адресный вход и вход считывания одноразрядного блока памяти соединены соответственно с выходом регистра базового адреса и входом опроса устройства, выход одноразрядного блока памяти соединен с единичным входом триггера, выход второго элемента И соединен с тактовым входом дешифратора, выходы которого соединены свходами считывания соответствующихблоков постоянной памяти, выход регистра адреса соединен с адреснымивходами блоков постоянной памяти иблока отладочной памяти, вход считывания блока отладочной памяти соединен с выходом первого элемента И,выходы блоков постоянной памяти иблока отладочной памяти соединеныс соответствующими входами блокаэлементов ИЛИ, выход которого является информационным выходом устройства,вход записи и информационный входблока отладочной памяти являютсясоответственно входом записи и информационным входом устройства.