Программируемая логическая матрица

.8 )о электроник ство СССР 17/00, 1986. О ГИЧГ,СКА 51 к аст жет ани азо иреГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР(57) Изобретение относитсявычислительной техники и моиспользовано при проектировустройств распознавания обрЦелью изобретения являетсяние области применения прог ой логической матрицы (ПЛМ возможности обработки непрерывныхвходных сигналов. Для достиженияэтой цели ПЛМ содержит аналоговыеинверторы 1 и пороговые элементы 6,с помощью которых производится настройка на заданное значение непрерывного сигнала в кажпом разряде входного кода. Значение выходных сигналовэлементов И 2 тем больше, чем ближезначения входных сигналов к заданным значениям сигналов настройки вовсех разрядах входного кода. Выходныесигналы элементов И 2 обрабатываютсяс помощью порогового блока 4, элементов ИЛИ 3 и элементов НЕ 5.1 з,п, ф-лы, 1 ил.Изобретение относится к вычислительной технике и может быть использовано при проектировании устройствраспознавания образов.Целью изобретения является рас 5ширение области применения программируемой логической матрицы (ПЛМ) засчет возмджности обработки непрерывных входных сигналов. 1 ОСхема ПЛМ приведена на чертеже.ПЛМ содержит ш аналоговых инверто"ров 1, 1 б элементов И 2, и элементовИЛИ 3 (ш, К, и - число входов, термов и выходов ПЛМ), пороговый блок4, Е элементов НЕ 5 и 2 Ьп разностных элементов 6,Каждый элемент И 2 имеет 2 ш входов; каждый разряд на элемент И поступает в прямом Х; и инвертированном Х; 20виде. Элемент И содержит, резисторысвязи 7, транзисторы связи и-р-итипа 8 и суммирующий резистор 9,Разностный элемент состоит иззадающего переменного резистора 10, 25разностного резистора 11, двух согласующих резисторов 12 и 13, сумми-.рующего 14 и вычитающего 15 транзисторов. На чертеже показаны также входы.16 и,выходы 17 ПЛМ, вход 18 сброса ПЛМ, выходы 19 элементов И,шины 20положительного питания, 21 отрицательного питания и 22 нулевого потенциала.ПЛМ работает следующим образом.Примем величины питающих напряжений на кинах 20 и 21 равными соответственно плюс и минус единице,. Длязанесения непрерывной величины, например 0,3, в 1.-й разряд элемента И 40.(Т Т н необходимо в ревностныхэлементах 6 этого разряда установитьрегулируемые. выводы задающих резисторов 10 так, чтобы.их потенциалыбыли равны 11, = -0,3 и П; = -0,7 45для прямого и инвертированного входов разряда соответственно. Есливеличины согласующих резисторов 12и 13 и разностного резистора 11 подобраны так, что коэффициенты передачи транзисторов 14 и 15 близки кединице, т.е,1 14 К 1 б Р ЮК 11мщ м щ,Ко +Гц к а +го55где р,ьб 1 - коэффициенты усиления по току транзисторов 14 и 15. г, - их входные сопротивь 1 пения;1 гз - величины, сопротивле"ний разностного 11и согласующего 12 и13 резисторов;то выходные сигналы разностных элементов 6 1-го разряда будут равныО,З-Ха и 0,7-Я; для прямого Х; иинвертированного Х; входных сигналовданного разряда. Такому же требованию, т.е, равенству единице коэффициента передачи, должны удовлетворять и аналоговые инверторы, в этомслучае инвертированный сигнал Хбудет равен 1 - Х,Пусть теперь на входы 16 поступает в 1-м разряде код, значениекоторого Х; равно 0,3, и, соответственно, Х; после элемента 1 равно0,7. На выходе разностных элементов6 данного разряда присутствуют нулевые потенциалы:, О,З-Х = О,З-О,З== 0 и 0,7-Х; = О, транзисторы связи8 заперты и падение напряжения насуммирующем резисторе 9.элементаИ 2, обусловленное -м разрядом,равно .нулю.При любом отклонении входногосигнала Х от заданной величины 0,3,например Х; = 0,1 (или 0,8), на выходах разностных элементов 1.-горазряда присутствуют следующие потенциалы: 0,3 " Х; = 0,3 - 0,1= 0,2 и.0,7 - Х; =.0,7 - 0,9 =. -0,2или 0,3 - Х; = 0,3-0,8.= -015 и0,7 - Х; = Об 7 Об 2 = Оф 5В случаеХ,. = 0,1 открыт транзистор 8 связи, соответствующий прямому входу Х;, .в случае Х; = 0,8 открыт входной транзистор 8 связи, соответ" ствующий инвертированному входу Х Чем больше отклонение входного сигнала Х от заданной величины в элементе И, тем большее падение напря-, жения он вызывает на суммирукицем резисторе 9. Вес разряда в общей сумме определяется резистором 7 связи,Таким образом, на выходах 19 элемента И 2 присутствуют различные по величине сигналы, при этом наибольший выходной сигнал одного из элементов И говорит о наилучшем совпадении входного кода с его содержимым. Если этот наибольший сигнал превышает порог срабатывания блока 4, то последний переходит в состояние, соответствующее данному элементу И (после поступления на вход.181472949 блока 4 установочного импульса), и на выходах 17 ПЛМ появляется код, соответствующий выбранному элементу И. В противном случае информация на выходе ПЛМ отсутствует.При идеальном совпадении входного кода с кодом одного из элементов И все транзисторы 8 этого элемента И закрыты, ток через суммирующий резистор 9 отсутствует, а на выходе 19 селектора присутствует потенциал, равный 1, т.е. максимально возможный.Ъ Ф о р м у л а и э о б р е т е н.и я регулируемый вывод - с первым выводом второго согласующего резистора, вто 40 рой вывод которого соединен с базой. суммирующего транзистора п-р-п-типа, база вычитающего транзистора р-и-р" типа соединена с первым, выводом первого согласующего резистора, второй вывод которого является входом разностного элемента. Составитель А.Дерюгин Редактор Л.Веселовская Техред А,Кравчук Корректор Л.Зайцева Заказ 1717/50 Тираж 558 ПодписноеВЯИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина, 101 10 25 30 35 Для эталонных образцов, заносимых 15 в ПЛМ и представляющих собой, например, символы букв, цифр, задающие резисторы 10 в разностых элементах Ь могут быть рассчитаны заранее и изготовлены методом напыления (при 20 изготовлении ПЛМ в интегральномисполнении). 1, Программируемая логическая матрица, содержащая элементы И, каждый из которых состоит из транзисторов связи п-р-п-типа, резисторов связи и суммирующего резистора, первый вывод которого подключен к шине положительного питания матрицы, эмиттеры транзисторов связи и-р-и- типа соединены с шиной нулевого потенциала матрицы, а базы - с первыми выводами соответствующих резисторов связи, блок элементов ИЛИ, выходы которого являются выходами програм- . мируемой логической матрицы, пороговый блок и элементы НГ, выходы которых соединены с входами блока элементов ИЛИ, авходы - с выходами порогового блока, входы которого соединены с вторыми выводами суммирующих резисторов соответствующих элементов И, а вход сброса является установочным входом программируемой логической матрицы, о т л и ч а ю " щ а я с я тем, что, с целью расширения области применения за счет возможности обработки непрерывных входных сигналов, она содержит группы разностных элементов и аналоговые инверторы, входы. которых являются входами программируемой логической матрицы, входы разностных элементов нечетных и четных групп в каждой строке соединены соответственно с входами и выходами аналоговых инверторов, выходы разностных элементов каждой группы соединены с одноименными вторыми выводами резисторов связи, а коллекторы транзисторов связи и-р-и-типа - с вторыми выводами суммирующих резисторов соответствующих элементов И2. Матрица по п.1, о т л и ч а ю - щ а я с я тем, что, разностный элемент содержит задающий переменный резистор, разностный резистор, первый и второй согласующие резисторы, суммирующий транзистор и-р-и-типа и вычитающий транзистор р-п-р-типа, эмиттеры которых соединены соответственно с шинами отрицательного и положительного питания матрицы, а коллекторы являются выходом разностного элемента, и соединены с первым выводом разностного резистора, второй вывод которого соединен с шиной нулевого потенциала и первым выводом задающего переменного резистора, второй вывод которого соединен с шиной отрицательного питания матрицы, а