Устройство для регулирования скорости электродвигателя

(46) 15, (72) С,В (53) 62, (56) Авт У 989721Автор У 129193 Р 46и А.В равцев 980. ССР1985 ель ст 5/06, ь ство де ОСУДАРСТБЕННЬЙ НОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬТ 980/24-241.872.88. Бюл.Иурашкевич0 (088,8)орское свидкл, Н 02ское свидет8, кл, С 05(54) УСТРОЙСТВО ДЛЯ РЕГУЛИРОВАНИЯСКОРОСТИ ЭЛЕКТРОДВИГАТЕЛЯ(57) Изобретение относится к систе.мам автоматического регулирования иможет быть использовано для стабилизации скорости вращения злектродвигателей постоянного тока, Целью изретения является повышение быстро ствия и точностистройства Устройство содержит генератор 1 задающейчастоты, счетчики 2,8, регистры 3,4,сумматоры 5, 6, генератор 7 тактовой частоты, компаратор кодов 9, частотно-фазовыый компаратор 10, логические элементы Ил:1-НГ 11,12, ключ 13,электродвигатель 14, импульсный датчик скорости 15. Второй регистр 4 исумматоры 5 и 6 образуют пропорпиональнодиФФеренпируюшеезвено, позволяющее получать корректирующий сигнал в циФровой Форме, их связи с компаратором кодов 9 осуществляют контроль и блокировку раооты Фазового канала при переполнении кода второгосумматора 6, например при резком изменении нагрузки. 1 ил.Изобретение относится к системамавтоматического регулирования и может быть использовано для стабилизации скорости вращения электродвигателей постоянного тока.Целью, изобретения является повыщее"ние быстродействия и точности устройства.На чертеже приведена схема стабилизатора скорости электродвигателя,Устройство содержит генератор 1задающей частоты, первый счетчик 2,первый регистр 3, второй регистр 4,первый сумматор 5, второй сумматор 6, 15генератор 7 тактовой частоты, второйсчетчик 8, компаратор кодов 9, частотно-Фазовый компаратор 10, элементы ИЛИ-НЕ 11, 12, ключ 13, электродвигатель 14, импульсный датчик скорости 15, первый 16 и второй 17 вы"ходы частотно-Фазового компарато-.ра 10.Устройство работает следующим образом,25Частотно-Фазовый компаратор 10имеет три режима работы: фазовый режим, когда Г= Го при этом выходы 16 и 17 имеют низкое выходноенапряжение, и два частотных. Первыйчастотный режим - когда частотапри этом выход 16 принимаос фет высокое выходное напряжение. Второй частотный режим - когда Го Гпри этом выход 17 принимает высокое 35выходное напряжение. При подаче питающего напряжения. первоначальнокомпаратор 10 произвольно устанавливается в одно из трех названных состояний. Во всех случаях с выхода 40старшего разряда первого счетчика2 на вход компаратора 10 начинаетпоступать частота Г,; которая формируется первым счетчиком 2 путемделения на 2 частоты, поступающей 45с генератора 1 задающей частоты.Опорная частота переводит компаратор1 О в первый частотный режим, поскольку в начальный момент напряжениена электродвигателе 14 отсутствует, 50двигатель не вращается, и с импульсного датчика скорости 15 частота Гд,не поступает, т.е. выполняется неравенство ГГ ,. При этом на выхо"де Г 6 компаратора 10 устанавливает- цся ввсокий потенциал, который устанавливает выход первого логическогоэлемента ИЛИ-НЕ 11 в состояние с низким потенциалом. При Г,Гд выход 17 компаратора 10 находится в состоянии с низким потенциалом. Низкие потенциалы на входах второго логического элемента ИЛИ-НЕ 1 2 устанавливают на его выходе высокий потенциал, который переводит ключ 13,во включенное состояние. При этом электродвигатель 14 оказывается подключенным к цепи питания.При разгоне электродвигателя 14 импульсный датчик скорости 15 начинает вырабатывать последовательность импульсов, Разгон электродвигателя продолжается до момента, пока частота с импульсного датчика скорости 15 не станет равной опорной, т,е. оп осПри этом компаратор О перейдет в режим Фазового сравнения, на его выходах 16 и 17 устанавливаются низкие потенциалы, и элементы 11 и 12 пропускают на управляющий вход ключа 13 импульсную последовательность с выхода компаратора кодов 9.Фазовый канал работает следующим образом.С выхода счетчика 2 на входы регистра 3 поступают циклически изменяющиеся,коды. В момент прихода тактирующего импульса с датчика 15 логические уровни с выходов счетчика 2 записываются в регистр 3. В регистре 3 в виде двои 1 ного кода записывается информация о текущем значении разности фаз частот ги т". При поступлении очередного импульса с датчика 15 эта информация записывается в регистр 4, а в регистр 3 при этом записывается значение разности фаз на момент прихода очередного импульса с датчика 15, Сумматор 5 осуществляет сложение кодов с выходов регистра 3 и с инверсных выходов регистра 4, что эквивалентно вычитанию кодов. Полученный на выходе сумматора 5 разностный код характеризует изменение разности Ааз за время между поступлениями двух импульсов с датчика 15 и является производной от разности фаз. Код с выхода сумматора 5 складывается в сумматоре 6 с кодом регистра 3. Подключение выходов сумматора 5 к входам сумматора 6 может осуществляться, соответственно, первый разряд к первому разряду и т.д., а также со сдвигом, т.е. первый разряд сумматора 5 ко входу второго разряда сумматора 6 и всех осчетом знака перепал- ЗОизобретения Формул а Составитель Е.ВласовТехред Л,Олийнык Корректор М.Максимишинец Редактор Н.Горват Подписное Тираж 866 Заказ 6505/45 ВНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 з 3 44470 тальных соответственно или первого разряда сумматора 5 ко входу третьего разряда сумматора 6 и всех остальных соответственно и т.д. Такое подключение эквивалентно умножению исходного кода сумматора 5, а следовательно, величины производной на коэффициенты 2, 2, 2 и т.д,Это позволяет дискретно изменять 1 О соотношение дифференциальной и пропорциональной частей выходного воздействия системы.Компаратор кодов 9 сравнивает значение кода на выходе сумматора 6 с 15 циклически изменяющимся кодом на выходе счетчика 8. На .выходе компаратора кодов 9 получаются импульсы с частотой циклирования и длитель" ностью, пропорциональной значению 2 О кода на выходе .сумматора 6, Для блокировки работы компаратора кодов 9 при переполнении сумматоров 5 или 6 старший разряд сумматора 5 и выход переноса сумматора 6 подключены к 25 входам старших разрядов компаратора кодов 9. Такое подключение выполняет функцию контроля переполнения, автоматически блокируя работу компаратора кодов 9 с унения. Устройство для регулирования скорости электродвигателя, содержащее генератор задающей частоты, выход которого соединен со счетным входом первого счетчика, группа разрядных выходов которого подключена соответственно к группе разрядных информа О ционных входов первого регистра, тактовый вход которого подключен к выходу импульсного датчика скорости и к первому входу частотно-фазового компаратора, второй вход которого 4 б соединен с выходом старшего разряда первого счетчика; первый выход неравенства частотно-фазового компара 84тора подключен к первому входу перного элемента ИЛИ-НЕ, второй входкоторого соединен с выходом компаратора кодов, группа опорных разрядныхвходов которого соединена соответственно с группой разрядных выходоввторого счетчика, подключенногосчетным входом к выходу генераторатактовой частоты, выход первого элемента ИЛИ-ЯЕ соединен с первым входом второго элемента ИЛИ-НЕ,второйвход которого подключен к второмувыходу неравенства частотно-фазовогокомпаратора, выход второго элементаИЛИ-НЕ подключен к управляющему входу ключа, включенного в цепь питания электродвигателя, выход которогомеханически соединен с импульснымдатчиком скорости, о т Л и ч а ю -щ е е с я тем, что, с целью повышения быстродействия и точности устройства, в него введены второй регистр,первый и второй сумматоры, группаразрядных выходов второго сумматораподключена соответственно к группеинформационных разрядных входов компаратора кодов, старший разряд опорного входа которого соединен с выходом переноса второго сумматора, первая группа разрядных входов которогоподключена соответственно к групперазрядных выходов первого регистра,к первой группе разрядных входов первого сумматора и к группе разрядныхвходов второго регистра, тактовыйвход которого соединен с тактовымвходом первого регистра, группа инверсных разрядных выходов второгорегистра соединена соответственно свторой группой разрядных входов первого сумматора, группа разрядных выходов которого соединена с второйгруппой разрядных входов второгосумматора, выход старшего разрядапервого сумматора соединен со старшим разрядом информационного входакомпаратора кодов,