Буферное запоминающее устройство

(19) С 19/00 ОПИСАНИЕ ИЗОБРЕТЕНИЯ А ВТОРСКОМЪ/ СВИДЕТЕЛЬСТВУ СВ коскоростных оуферов в цифровых уст.вах. Целью изобретения является расцие области применения устройства за возможности многократного чтения дацУстройство содержит сдвиговые регист-- 1 ч, регистр 2 адреса, блок 3 опроса тра адреса, коммутатор 4, формирова импульсов синхронизации, формирова импульсов готовности, блок 7 заки. Б устройстве организуется задержнеобходимая для проведения возмож повторной обработки (считывания, ерки и т. д.) информации, выдаваемой чферцого зацомцнаюгцего устройства. Овчинников ССГ 975 Е а, ой ро вычислитель- использовано ормации для(О ГОСУДАРСТВЕННЫИ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТ(57) Изобретение относится кной технике и может бытьв аппаратуре дискретнои инф высо ройст шире счет ных. ры 1 регис тель тель1405090 А35 Формула изобретения 40 45 50 55 1Изобретение относится к вычислительной технике и может быть использовано в аппаратуре дискретной информации для высокоскоростных буферов в цифровых устройсгвах.Целью изобретения является расширение области применения устройства за счет возможности многократного чтения данных.На фиг. 1 приведена блок-схема устройства; на фиг. 2 - пример выполнения блока задержки.Устройство содержит сдвиговые регистры 1 -, регистр 2 адреса, блок 3 опроса регистра адреса, коммутатор 4, формирователь 5 импульсов синхронизации, формирователь 6 импульсов готовности, блок 7 задержки, информационные входы 8, синхровход 9, вход 1 О опроса, информационные выходы1, выход2 готовности и выходы3 и 14 формирователя 5.Блок 7 задержки содержит триггер 15, элемент И6 и счетчик 17.Устройство работает следующим образом. На вход 9 поступает псриодицеская последовательность синхроимпульсов от внешнего генератора, формирователь 5 распределяет эту последовательность на две, , каждая из которых разрсшаст прохождение импульсов с входа 9 на выход 13 и с входа 10 на выход 14, обеспечивая темсамым разнесение во времени моментов сдвигов вправо и влево в регистре 2 адреса. Хранящиеся в устройстве кодограммы записываются параллельным кодом с вхо.дов 8 устройства в регистры 1 - 1, число которых равно разрядности хранимогокода (на фиг. 1 показан случаи занциси трехразрядного кода 1 ь 1, ), а количество разрядов в каждом регистре (в том числе и регистре 2 адреса) равно количеству кодограмм, которые хранятся в данном конкретном случае, При поступлении кодограммы формирователь 5 синхронизирует момент записи и сдвига в регистрах- 1 по своему выходу 3, при этом единица, свидетельствующая о поступлении кодограммы, поступает в регистр 2 адреса (по входу записи), и содержимое регистра 2 и содержимое регистров 1 - 1 сдвигаются на один разряд вправо.При поступлении на вход 10 опросана выдацу очередной кодограммы формирователь 5 синхронизирует этот сигнал, опрашивая формирователь 6, на соответствующий вход которого поступают сигналы с выходов разрядов регистра 2, свидетельствующие о наличии единиц в регистре 2, а следовательно, кодограмм в регистрах 1 -- 1 сь при наличии которых на выход 12 поступает сигнал Готов к выдаче очередной кодограммы и сигнал на вход опроса бло.ка 3. Блок 3 опроса регистра адреса представляет собой схемно набор ключей, на которые выводится информация (поразряд 5 10 15 20 25 30 2но) о наличии единиц в регистре 2 адреса, и опрос осуществляется до первой найденной единицы справа налево, после чего при нахождении этой единицы сигнал об этом поступает на соответствующий вход управления коммутатора 4, переключающегося на выход числа с соответствующих входов числа коммутатора 4 на выходы 11 устройства. При поступлении на вход 10 запроса на выдачу очередной кодограммы сигнал сдвига, поступающий на вход реверса регистра 2 адреса, задерживается блоком 7 на время принятия решения по процедуре обмена о необходимости повторной выдачи переданной кодограммы и, таким образом, сохранить содержимое (количество единиц, поступивших кодограмм) регистра адреса после поступления сигнала опроса и выдачи на выходные шины 11 очередной кодограммы.На вход элемента И 16 поступают импульсы синхронизации, прохождение которых на вход счета сцетчика7 разрешается сигналом с выхода триггера 5. Сигнал разрешения формируется при поступ. ленни сигнала запроса на второй вход триггера 15 с выхода 14 формирователя 5 импульсов синхронизации, Снимается этот сигнал сигналом переполнения с выхода счетчика7 после отсчета необходимого времени задержки, после чего счетчик 17 обнуляется (по входу обнуления) и сигнал с его выхода поступает на вход реверса регистра 2. Таким образом организуется задержка, необходимая для п роведен и я воз можной повторной обработки (считывания, проверки и т. д.) информации, выдаваемой из буферного запоминающего устройства. Буферное запоминающее устройство, содержа ьцее сдвиговые регистры, коммутатор, формирователь импульсов синхронизации, регистр адреса, блок опроса регистра адреса, формирователь импульсов готовности, выход которого является выходом готовности устройства и подключен к входу блока опроса регистра адреса, входы группы которого подключены к входам группы формирователя импульса готовности и к выходам регистра адреса, вход сдвига вправо которого подключен к первому выходу формирователя импульсов синхронизации и к входам сдвига сдвиговых регистров, выходы которых подключены к информационным входам коммутатора, управляющие входы которого подключены к выходам блока опроса регистра адреса, вход формирователя импульсов готовности является входом опроса устройства и подключен к первому входу формирователя импульсов синхронизации,405090 Составита, Г. ШустенкоРелактор Н. Гунько Техрел И. Верее Кррслтр А. Обруч арЗаказ 3108/55 Тираж 590 1 олниносВНИИГ 1 И Госуларствсннго кокитста С.СХ ннаая избртсний и ткрытий13035, Москва, Ж 35, Рункя нао., л.5Г 1 роизводственно-иотиграфичссконревнрия ие. г. Ужгоро у,. 11 рн ктния, 4 звторой вход которого является синхровходом устройства, информационные входы сдвиговых регистров и регистра адреса являются информационными входами устройства, третий вход формирователя импульсов синхронизации подключен к информационному входу регистра адреса, отлитающееся тем, что, с целью расширения области 4применения устройства зд счет возможности многократного чтсппн ланных, опо солсржпт блок задержки, первый и второй молы которого подклкэчсны соответственно к второму выхолу и к второму входу формирователя импульсов синхронизации, выход блока задержки подключен к вхолу сдвига влево регистра алресд.