Устройство для синхронизации блоков вычислительной системы

Союз СеветскикСоциалистически иИспуЕлик ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 111279 (21) 2849906/18-24с присоединением заявки Йо(23) ПриоритетОпубликовано 1501,82, Бюллетень Ио 2Дата опубликования описания 150182 РМ К з 6 06 Г 1/04 Государственный комитет СССР по делам изобретений и открытий(54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ БЛОКОВ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫИзобретение относится к дискретнойавтоматике и вычислительной техники иможет быть использовано в системахсинхронизации вычислительных машин,Известно устройство синхронизациидвух параллельно работающих блоковобработки данных ),11.Недостатком этого устройства является его низкая надежность, так какпри выходе из строя датчика тактовыхсигналов одного из блоков работа всего комплекса нарушается,Известно устройство синхронизациинескольких вычислительных машин, которое содержит генератор, выход которого подключен к первому входу формирователя временных интервалов,второй вход которого соединен с выходом триггера, а выход - со входомсогласующего блока, счетчик, схемувыработки импульсов сброса счетчика 2).Недостатком этого устройства является то, что при выходе его из строяработоспособность этой машины нарушается. Быстродействие устройства ограничено, так как частота генераторадолжна в 2" раз превышать тактовуючастоту машины, где и - число разрядов счетчика,Наиболее близкое к предлагаемомуявляется устройство для синхронизации группы блоков обработки данных,содержащее генератор, формировательвременных интервалов, согласующийблок, сумматор по модулю два, дискриминатор импульсов по длительности,выполненный на интегрирующем звенеи пороговом элементе, триггер. Выходгенератора подключен к информационному входу формирователя временныхинтервалов, выход формирователя временных интервалов подключен ко входусогласующего блока и ко входу сумматора, другой вход сумматора соединен с выодом согласующего блока. Выход сумматора подключен к первомувходу триггера, второй вход триггерасоединен с выходом дискриминатора импульсов по длительности, вход которого подключен к выходу согласующегоблока, Выход триггера нагружен на управляющий вход формирователя временных интервалов 3,25 Недостатком этого устройства является то, что оно реализует однофазную систему тактового питания, Большинство современных вычислительных 30 машин используют для синхронизацииработы блоков многофазные системытактового питания.Целью изобретения является расширение функциональных возможностейустройства за счет обеспечения возможности формирования многофазногосигнала,Поставленная цель достигается тем,что в устройство для синхронизацииблоков вычислительной системы, содержащее генератор, первый сумматорпо модулю два, дискриминатор импульсов по длительности, первый триггер,формирователь временных интервалов,причем выход дискриминатора импульсов по длительности соединен с нулевым входом первого триггера, выходкоторого соединен с управляющим входом формирователя временных интервалов, первый выход которого соединенс первым информационным входом согласующего блока и с первым входомпервого сумматора по модулю два, второй вход которого соединен с первымвыходом согласующего блока, содержит формирователь фаз, второй триггер, коммутатор, второй сумматор помодулю два, элемент ИЛИ, причем выход генератора соединен со входомформирователя фаз, первый и второйвыходы которого соединены соответственно с первым и вторым информационными входами формирователя временныхинтервалов и коммутатора, управляющий вход коммутатора соединен с выходом второго триггера, а выход коммутатора соединен,с единичным входом первого триггера, второй выходформирователя временных интерваловсоединен со вторым входом согласующего блока и с первым входом второго сумматора по модулю два, первыйи второй выходы согласующего блокасоединены соответственно с единичным и нулевым входами второго триггера, выходами устройства и вторымивходами второго и первого сумматоровпо модулю два соответственно, выходысумматоров по модулю два соединеныс входами элемента ИЛИ, выход которого соединен со входом дискриминатора импульсов по длительности.На чертеже представлена блок-схема устройства для синхронизации блоков вычислительной системы.Устройство содержит генератор 1,выход которого соединен со входомформирователя 2 фаз, выходы которогосоединены с первым и вторым входамикоммутатора 3, третий вход которогосоединен с выходом первого триггера4, а выход коммутатора 3 соединенс первым входом второго триггера 5,выход которого соединен с управляющим входом формирователя б временныхинтервалов.Выходы формирователя б временныхинтервалов соединены с соответствующими входами согласующего блока 720 25 40 50 60 65,11 не вызывает включение дискримина 5 1 О 15 30 35 45 с первыми входами первого 8 и второго 9 сумматоров. по модулю два соответственно. Вторые входы этих сумматоров соединены с соответствующими выходами согласующего блока 7, выходы которого соединены с первым и вторым входами триггера 4 соответственно, Выходы сумматоров 8 и 9 по модулю два, соединены со входом элемента ИЛИ 10, выход которого соединен со входом дискриминатора 11 импульсов по длительности. Выход дискриминатора 11 импульсов по длительности соединения со вторым входом триггера 5. Выходы 12 и 13 соединеныс выходами согласующего блока 7 и являются выходами устройства 14 для синхронизации блоков вычислительной системы, Устройства 14 для синхронизации подключаются выходами 12 и 13 соответственно к линиям 15 и 16.Устройство работает следующим образом.При включении питания один из генераторов 1 включается раньше другихи начинает генерировать импульсную последовательность. Сигналы этой последовательности поступают на вход формирователя 2 фаз. На выходах формирователя 2 фаз формируются импульсные последовательности с необходимыли фазовыми соотношениями.Эти импульсные последовательности поступают на информационные входы коммутатора 3, Сигнал с выхода триггера 4 поступает на управляющий вход коммутатора 3 и разрешает прохождение сигналов импульсной последовательности с одного из информационных входов коммутатора 3 на его выход. Сигналы с выхода коммутатора 3 включают триггер 5,а сигнал с выхода триггера 5 поступает на управляющий вход формирователя б временных интервалов и разрешает формирование на его выходах сигналов с заданными параметрами. Эти сигналы являются сигналами фаз тактового питания и через согласующий блок 7 поступают на выходы 12 и 13 данного устройства 14 и через линии 15 и 16 на выходы 12 и 13 других устройств 14. Если синхронизирующие импульсы в линиях 15 и 16 поступают с данного устроиства 14, то сигналы на первом входе и первом выходе соответствующего блока 7 совпадают. Сумматор 8 по модулю два формирует на своем выходе "0". Аналогично совпадают сигналы на втором входе и второМ выходе согласующего блока 7, и на выходе сумматора 9 по модулю два также имеем логический "0". Отсутствие импульсных сигналов на входах элемента ИЛИ 10 приводит к тому, что импульсные сигналы на выходе этого элемента такие отсутствуют. Отсутствие импульсных сигналов на входе дискриминатора импульсов по длительностиЕсли генератор 1 данного устройства 14 после включения питания оказал- рФормула изобретения Устройство для синхронизации блоков вычислительной системы, содержащее генератор, первый сумматор,по модулю два, дискриминатор импульсов по длительности, первый триггер, формирователь временных интервалов, причем выход дискриминатора импульсов по длительности соединен нулевым входом первого триггера, выход которого соединен с управляющим входом Формирователя временных интервалов, первый выход которого соединен с первым информационным вхоцом согласующего блока и с первым входом первого сумматора по модулю два, второй вход которого соединен с первым выходом согласующего блока, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет обеспечечия возможности формирования многофаэного сигнала, устройство содержит Формирователь фаз, второй триггер, коммутатор, второй сумматор по модулю два, элемент ИЛИ, причем выход генератора соединен со входом формирователя фаз, первый и второй выходы которого соединены соответственно с первым и вторым информационными входами формирователя временных интервалов и коммутатора, управляющий вход коммутатора соединен с выходом второго триггера, а выход коммутатора соединен с единичным входом первого триггера, второй выход формирователя временных интервалов соединен с вторым входом согласующего блока и с первым входом второго сумматора по модулю два, первый и второй выходы согласующего блока соединены соответветственно с единичным и нулевым входами второго триггера, выходами которых превышает наперед заданную,на его выходе сформируется потенциальный сигнал, соответствующий наличию информации Этот сигнал удерживает триггер 5 в выключенном состоянии, а сигнал с выхода триггера 5 поступит на управляющий вход формирователя временных интервалов б и занретит прохождение импульсных последовательностей с выхода формирователя2 Фаз на входы согласующего блока 7 40и в линии 15 и 16.Так продолжается до тех пор, пока инициативный генератор 1 не откажет. При отказе инициативного генератора 1 формирование импульсных 45последовательностей в линиях 15 и16 на выходах 12 и 13 устройств 14прекратится. Формирование импульсных сигналов на выходе элемента ИЛИ10 также прекратится, поскольку навыходах сумматоров 8 и 9 по модулю два будут логические "0", так как на их входах логические сигналы совпадают, На входе дискриминатора импульсов по длительности 11 импульсы отсутствуют, на его выходе сформируется сигнал, соответствующий отсутствию информации. Этот сигнал разрешит триггеру 5 включение. Однако включение триггера 5 произойдет не в произвольный момент времени, 60 .а при действии импульса на его входе, соединенном с выходом коммутатора 3. коммутатор 3 пропускает импуль-. сы со своих информационных входов на выход под действием управляющего Я тора, на его восходе присутствует сигнал, соответствующий отсутствию информации. Триггер 5 остается вовключенном состоянии и разрешает прохождение импульсных последовательностей с выхода формирователя 2 Фаэчерез формирователь 6 временных интервалов и через согласующий блок 7на выходы 12 и 13 и в линии 15 и 16. ся менее инициативным,. то его выключение произойдет несколько позже,чем включился более инициативный ге,нератор 1. Импульсные последовательности с выходов 12 и 13 устройства14 с более инициативным генераторомпоступят в линии 15 и 16 и на вторые входы сумматоров 8 и 9 по модулюустройств 14 с менее инициативнымигенераторами 1. Логические сигналына первом и втором входах сумматоров8 и 9 по модулю два отличаются,таккак на входах согласующего блока 7сигналы отсутствуют. Импульсные последовательности с линий 15 и 16 через сумматоры 8 и 9 по модулю дваи элеМент ИЛИ 10 поступят на входдискриминатора 11 импульсов по длительности. При подаче на вход дискриминатора 11 импульсов по длительности импульсных сигналов, длительность сигнала с выхода триггера 4. Триггер 4 запоминает в какой иэ линий 15 или 16 синхронизирующий импульс действовал последним, Управление коммутатором триггер 4 осуществляет таким образом, что через коммутатор 3 на триггер 5 поступает включающий импульс той фазы, которая обеспечивает разблокирование Формирователя 6 временных интервалов в тот момент времени, при котором очередность следования синхронизирующих импульсов в линиях 15 и 16 и на выходах 12 и 13 устройств 14 остается ранее установленной.Расширение Функциональных возможностей устройства, т.е. обеспечение возможности Формирования многофазного сигнала, позволяет более оптимальным образом организовать вычислительный процесс в вычислительной машине и более эффективно использовать аппаратные устройства.898408 Составитель В.КУРочкинтор М.Недолуженко Техред М. Надь Корректор М.ихарош е 949/64 Тираж 731 ВНИИПИ Государственного комит по делам изобретений и откр 113035, Москва, Ж, Раушскаписное аказ а ССийнаб. д. 4/5 Филиал ППП "Патент", г, Ужгород, ул. Проектная, 4 устрОйства и вторыми входами второго и пеРвого сумматоров по модулю два соответственно, выходы сумматоров по модулю два соединены с входами элемента ИЛИ, выход которого соединен со входом дискриминатора импульсов по длительности.Источники информации, принятые во внимание при экспертизе 1, Патент США 9 3602900,кл, 340-172.5, опублик, 1971. 2. Патент Франции М 2114901,кл. 6 06 Г 1/04, опублик. 1972.53. Авторское свидетельство СССРР 660043, кл, С 06 Г 1/04, 1977 прототип).